[ Home > 電気製品の EMC／安全適合性 > EMC のための設計テクニック (第2版) ]
翻訳: T. Sato
| この記事の著者、Keith Armstrong は、 EMC や機能安全に関する様々なセミナーやコンサルティングを世界各国で行なっています。 彼のサービスに関心のある方は、佐藤に、 あるいは直接 Keith Armstrong に 連絡して下さい。 |
| この記事の訳者、佐藤は、 現在テスト・ラボに所属しており、 EMC に関するコンサルティング、設計/対策支援などのサービスを提供しております。 この種のサービスに関心のある方は、佐藤に 連絡して下さい。 |
このシリーズは UK EMC Journal に 1999年に発表された記事 [1] のアップデートであり、 全ての応用領域 (家電、商用、娯楽、産業、医療と看護、自動車、鉄道、海事、航空宇宙、軍事など) の、 電子、PCB、及び機械設計者に関係する基本的なグッド EMC プラクティスを含む。 電磁干渉 (EMI) によって引き起こされる安全上のリスクはここではカバーしない ―― この点に関するより詳しい情報は、[2] を参照されたい。
これらの記事は、通常どの EMC テクニックを用いるべきで、 それらを通常どのように適用すべきかという、実際的な論点を扱う。 何故それらが必要なのか、あるいは何故それらが働くのかはカバーされないが、 それらは学術的に良く理解されており、何十年もの実践で良く証明されている。 EMC の基礎の良い理解はエンジニアリングの不足や過剰の防止を助けるために大いに有用であるが、 これらの記事の範囲を超える。
これらの６個の記事でカバーされるテクニックは：
上述のトピック全てに関して多くの教科書や記事が書かれているので、 この雑誌の記事の形式では、様々な課題を提示し、 最も重要な基本的なグッド・プラクティス EMC 設計テクニックを示す以上のことはできない。 より進んだ学習とより詳細な EMC 設計テクニックのために、参考文献が示される。
第０部 [3] ではっきりとさせたように、最も費用効果の良い EMC テクニックは、 設計プロセスの初期に、組み立ての最も低いレベルで適用されるものである。 理想的には、これは集積回路 (IC) やその他の半導体の設計におけるものを意味する ―― だが (少数の例外を除いて) 標準的な部品を供給する半導体産業は EMC を完全に無視し、 彼らの設計上の判断への対処の帰結を顧客任せにする。
FPGA や ASIC の製造業者は通常は一連の EMC のオプションを顧客に提供しており、 その使用が推奨される ―― だが、EMC の全ての課題に半導体自身の内部で対処できるわけではない。 第１部 [3] で述べたテクニックは、半導体や受動部品の選択を助ける。
次に低い組み立てレベルは PCB であり、 その設計と構成で EMC の任意の／全ての課題に対処できるという利点を持つ。 PCB 上に配置する電子回路の EMC 設計が行なわれ (第１部 [3] を参照)、 コンポーネントが選択された (あるいは、FPGA や ASIC の場合はそれが設計された) 後では、 PCB の設計とレイアウトが EMC に対処するために最も費用効果の良いレベルである。
残念ながら、[3] の 0.1章で述べたように、多くのプロジェクト・マネージャは、 少し考えればそうとは限らないとわかるであろう時に、 最小の材料費 (「BOM」コスト) の PCB が最も収益性の良い製品を作ると考えるようである。 (実際、BOM コストと製品の収益上の成功のあいだには、 ほとんど決して、いかなる直接的な関係もない。) EMC に関しては、この誤ったアプローチは、通常、良くない EMC 性能を持つボード ――プロジェクトの後の方で製品が EMC 試験に不合格となった時に発見され、 出荷開始の不可避な遅延に伴って販売を失いながら、 非常にコストのかかるコンポーネントや生産テクニックを用いて死にもの狂いで対処される―― をもたらす。
このやり方の帰結は、世界中のほとんどの電子設計者の心に痛みとともに刻まれており、 またその雇い主の良くない財務状況にも示されている。 一方、EMC テスト・ラボは製品を再試験のために何度も何度も送り返すことを気に病まない ―― 設計チームは EMC 問題に対処しようと苦闘するが、 その設計の自由度は気付かれている緊急性と 既に生産治具やソフトウェア開発に費された総費用とによって深刻に制約されている。
世界の EMC 専門家は、何十年ものあいだ、 全ての必要な EMC 予防手段を設計と PCB レイアウトで講じることを推奨してきた。 通常、時間通りの出荷開始と最後の瞬間での設計変更の低減の経済的な利点と比較すれば確実に、 その追加の設計時間は些細なものであり、その追加のユニット生産コストは無視できる。 実際、より巧妙なボードとより高い BOM コストを用いて EMC のために再設計され、 それにもかかわらずより低い生産コストとより高い市場での成功を享受した製品の、 多くの逸話がある。
エンジニアリングは、妥協に関する全てである。 このシリーズは多数の良い EMC 設計テクニックをカバーするが、 実際のプロジェクトにおいてはそれらの一部は実際的でなく、コストを要し過ぎ、 あるいは不適切かも知れない。 EMC 設計を本当に興味深いものとするのは、 実際の設計に必要なエンジニアリング上の妥協である。 従って、グッド EMC プラクティスは、常に推奨として、 あるいは考慮すべき事項の一覧として扱われるべきである。 一般に、どのような理由のためであっても この記事で述べる良い EMC 設計テクニックが用いられない場合、 その代わりに代替の (有効な) 手法 (例えばエンクロージャ全体のシールドとフィルタ) が用いられない限り、 EMC 問題を起こすリスクは高くなる。
この記事の題材は基本的な PCB EMC テクニックをカバーするので、 一般的なアドバイスは、 良い技術的な理由のためにのみそれらから逸脱すべきというものである。 もしそれらが財務的な理由 (例えば BOM コスト) のために適用されないならば、 その財務的な主張はおそらくは正しくないものとなるだろう (5.1.1章を参照)。
次のようなことのためには、 より高度な PCB EMC 設計テクニックが必要となるかも知れない：
Figure 5A が示すように、外界は、 生じ得る電磁妨害の一部、あるいは全てを設計者が管理できない場所である。 内界は、(実際にはその一部が管理されていないとしても) 設計者がその電磁妨害の全てを管理する能力を持つ場所である。
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| Figure 5A: 回路の内界と外界への分離 |
何を内界に、そして何を外界に入れるべきかは、常に明白とは限らない。 電磁妨害は、シールド [5]、フィルタ [6]、 そしてサージ抑制 [6] や電源品質改善法 (このシリーズの第６部を参照) などの その他の「電磁的緩和」テクニックによって管理されるので、 コンポーネント、及び／もしくは導体が 適切な電磁的緩和手段によって外部電磁妨害の全てから保護されていない場合、 それらは外界にある。
機器がシールドされフィルタされた全体のエンクロージャを持たない場合、 背が高過ぎず、またエッジに近過ぎないコンポーネントやトレースのためには、 PCB の 0V プレーン (5.4章を参照) がある程度のシールドを与えるであろう。 従って、外部ケーブルに接続されない低背型のコンポーネントやトレースは、 その回路の 0V 基準として用いられている PCB 0V プレーン上に配置され、 それに取り囲まれている限り、内界にあるとみなせる。 ボード実装型シールド・カン ([5] の 4.4章を参照) によって 完全に覆われたコンポーネントやトレースも、内界にある。
だが、リボン・ケーブル、フレキシブル・ジャンパ、シールドなしコネクタ、 そして 0V プレーンで保護されていないトレースは、 それらが適切にシールド、かつ／もしくはフィルタされていない 全体のエンクロージャの中にあるならば、外界と見なすべきである ([5] [6] を参照)。 [7] の 2.2章で述べたようにそれらは全て「偶発的アンテナ」であり、例えば 50mm 程度しかないフレキシブル・ジャンパ、リボン・ケーブル、あるいはその他のワイヤが、 900MHz と 1.8GHz の GSM 携帯電話、そして 1.9GHz の PCS のための 非常に効果的な偶発的送信／受信アンテナであることが示されている。
典型的なボード間接続コネクタや類似のシールドなしコネクタが、
1.8GHz の GSM、1.9GHz の PCS、2GHz 前後の 3G (UMTS)、
2.45GHz の Wi-Fi、Bluetooth、ZigBee、及びマイクロ波調理器、
そして 3.1GHz 以上の UWB (例えば「ワイヤレス USB」) のために
効果的な偶発的アンテナとなり得ることも示されている。
内界ゾーンは、さらに、関係する回路に応じて 通常はダーティー、クリーン、高速、静か、などの名前が付けられる、 複数のゾーンに分けられる。
同定されたそれぞれの電磁ゾーンは、 最も最初の設計フェーズ (理想的には「白紙状態」の) から、 機構的、及び電気的の双方について、他のゾーン全てから分離される。 この分離は、例えばゾーンの周囲に「点線の枠」を描いてそれぞれの名称を書くことで、 回路図やその他の関係する図面全てに明確に示されているべきである。
ある点線の枠内のコンポーネント、トレース、コネクタ、そしてその他の導体全ては、 PCB 上でその電磁ゾーンに割り当てられた領域に完全に収まっていなければならない。 必須のゾーン間接続のみが電磁ゾーンに出入りすることが許され、 それら全てはフィルタリングやその他の何らかの 電磁的緩和テクニックの適用を必要とするかも知れない (5.3章を参照)。
この分離は、最終的な製品のアセンブリの３次元構造を全面的に考慮しながら、 ボード・レイアウト、配線ハーネス、 機構的パッケージングなどの設計を通じて厳格に維持すべきである。 設計者は製品を分解した状態で作業するため、 分解された状態では非常に良く分離されているが 最終的に組み立てられた時にはそうではないゾーンに引っかかることがある。
例えば、製品が最終的に組み立てられた時、
ある電磁ゾーンに属するケーブルが別のゾーンの回路の近くに置かれ、
あるいは異なるゾーンを持つ２つの PCB が
浮遊容量や相互インダクタンス (すなわち、しばしば「クロストーク」と呼ばれる近傍界電磁結合)
を介して一方から他方に過剰なノイズを結合させるほど互いに近くなってしまうかも知れない。
そのような問題は、
通常はケーブルとそのボードの一部のシールド ([5] の 4.4章を参照) によって解決できるが、
電磁ゾーンの分離への慎重な配慮 ――最終的なアセンブリにおける、３次元での―― によって
それを最初から避けた方が手早く、容易で、そして安上がりである。
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| Figure 5B: 分離された単一 PCB 製品の例 |
ボード上で良くシールドされていない限り [5]、 全ての高速回路や RF 送信回路は、ボードの 0V プレーンの中央寄りに、 ボード外コネクタやワイヤ全てから充分に (少なくとも 50mm) 離し、 またその製品が最終的に組み立てられた時に外部ケーブルやワイヤがとる経路から 少なくとも 50mm 離して置かれるべきである。
ボード外ケーブル間のいかなる電位差もそれらを放射アンテナとして駆動し、 従ってエミッションの問題を引き起こし得る。 適切な 0V プレーン (5.4章) がそれを流れる電流に対して非常に低い電圧を生じるとしても、 それはゼロではなく、 従って、それらのあいだの電位差を最小限とするために、 全てのボード外 (内界 - 外界) 接続を PCB の１つのエッジのみに沿って、互いに近く保ち、 それらのあいだに能動回路を置かずに置くことが重要である。
外界接続全ては何らかの電磁的抑制の適用を必要とするであろうから、 それだけを行なうためのゾーンが傍に設けられていることが重要である (5.3章)。
全ての内界ゾーンの下を覆い、そのトレースやコンポーネントを可能な限り超えて拡がる 0V プレーン (少なくとも ―― 5.4章参照) があるべきである。 製品内に余裕がある場合には、 そのコンポーネントやトレースを超えて 0V プレーンを拡げるためだけに ボードを大きくすることは費用効果が良いものとなり得る。
Figure 5B は単一の PCB から成る製品の例を示す。 製品が複数の PCB に分割される場合、シールドされていないボード間接続の一部は 上で述べたように外界の導体として扱う必要があるかも知れない。 [7] の 2.2章は、数センチメートルしかない導体でさえも 今ではありふれている周波数において非常に効果的なアンテナとなり得ることを示しており、 内部導体をそのような曝露から保護する全体のエンクロージャのシールド効果が 重要な課題となり得る。 勿論、外部エンクロージャのシールド、 あるいはシールド・ケーブル ([7] の 2.6章を参照) はコストを要し、 これが単一の PCB の製品が通常は最も費用効果が良い理由の１つである。
単一の PCB の製品は、 その達成のためにより高価なフレキシリジッド PCB 技術を使わなければならないとしても、 最も費用効果が良いかも知れない。 全面 (フレキシブルとリジッドの双方の) に 「ソリッド」な 0V プレーン (5.4章を参照) を持つフレキシリジッド PCB は、 シールドなしコネクタ、フレキシブルなジャンパ線、 あるいはシールドなしケーブルで接続された複数の PCB よりも良い電磁特性を持つ。
フレキシリジッド・アセンブリは、通常はより手早く組み立てられ、
組み立ての誤りもより少ない (従ってリワークのコストもより少ない)。
ボード間接続を必要としないため、
通常、それらは実際にも信頼性がより高い (従って補償クレームが少ない)。
フレキシリジッド PCB 技術を用いた単一の PCB を用いた製品は、往々にして、
より費用効果が高く収益性の高い製品を達成するために BOM コストを増やす、良い例となる。
デジタル制御信号は単なるクリーンな 1 や 0 のレベルではなく、 非常に高いレベルのグランド・バウンスやその他のデジタル RF ノイズを持つ。 従って、異なる電磁ゾーンのアナログ回路の制御に用いられるならば、 それらのトレースは、通常、アナログ信号に結合するデジタル・ノイズの量の低減のために、 「静かな」ゾーンに入る箇所でそのゾーンの境界に配置されたフィルタを必要とするだろう。
もう１つの一般的な問題は、共有された電源上のノイズである。 回路図に電源を連続した線として描かないという慣習のため、 ある電源レールが２つの異なる電磁ゾーンで用いられているという事実が見落とされることがある。 もしその電源レールが、 そのトレースやプレーンが「静か」なゾーンに入る箇所に置かれたフィルタによって そのゾーンの境界でフィルタされていないならば、 一方のゾーンからのノイズは他方のゾーンの信号経路に結合するであろう。
２つのゾーンのあいだをインターフェースするデバイス、 例えば A/D コンバータや D/A コンバータ、フィルタ、光アイソレータなどは、 ２つのゾーンを接続するトレースが双方のゾーン領域の内部を引かれないように、 それらのゾーンの１つの最も近いエッジに配置すべきである。
いかなるゾーンの内部においても、他のゾーンからの 数ミリメートルに過ぎない抑制されていないトレースでさえも、 深刻な EMC 問題を引き起こし得る。 これは、現代的なデジタル・デバイスの極度に早いスイッチング・エッジが、 非常に小さい浮遊容量や浮遊相互インダクタンス (例えば長さ数ミリメートルに過ぎない導体のあいだの浮遊結合) でさえも非常にネガティブな影響を持つほど、高い周波数成分を持つためである。
IC は大量生産される人工のアイテムの中で最小の加工寸法を持ち、 これはそれらを非常に弱いものともする。 もしそれらが外界の導体に接続されるならば、 それらは常にその電磁環境に依存して何らかのフィルタ、 トランジェント保護、あるいはその他の抑制や絶縁によって保護されるべきであり、 決して直接接続されるべきではない。 高水準の ESD 保護を持つシリアル I/O IC が市販されているが、 これは保護の必要がある多くの他の種類の電磁妨害をそのままにしている。 実際に遭遇しそうな全ての電磁妨害からの保護のための電磁的緩和手段なしに IC のピンを外界の導体に直接接続することは、 ５歳の子供に弁当とバス代を持たせ、金を稼ぐまで戻らないようにと言い付けて、 街へのバスに乗せるようなものである。 それは無慈悲である。 従って、決してそうしないこと。
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| Figure 5C: RC、あるいは LC フィルタを用いた、
シールドされたボード外コネクタのレイアウトの例 |
シールドされたコネクタ本体は 0V プレーンに複数の点で直接半田付けすべきであり、 その局所 0V プレーンは 使用されている任意のシールドにそのゾーンの境界で複数の点で接続されるべきである。 0V プレーンからシールドへのいかなる接続も、 関係する最大の周波数において非常に低いインピーダンスを達成すべきである ―― これについてより詳しくは [7] を参照。
フィルタ性能の最大化のため、 直列フィルタ要素 (R や L) の周囲の浮遊結合を最小限とするために、 直列要素が全てきれいに整列していることが重要である。 選択されたフィルタ・コンポーネントが充分に小さいパッケージ・スタイルで入手できない場合、 それらをボードの両面に配置する。 それでも充分でない場合、ディスクリートの代わりに抵抗やフェライトのアレーを用いる。 だが、決してそれらをボード上で「千鳥」状に配置しないこと ―― それらは、常に直線状に配置しなければならない。
Figure 5C において、直列フィルタ・エレメントは実際に内界 - 外界境界を作る。 それぞれのフィルタ、シールド、あるいはその他の種類の電磁的緩和手段はゾーン境界に並び、 もしその境界が混乱すれば、 全体として達成される電磁的な制御の程度は非常に劣ったものとなり得る。 電磁境界を視覚化し、それらが良く維持されていることを確かとすることは、 最高レベルにおける専門的な電磁設計の鍵の１つである ―― [6] と [7] でより詳細に述べたように、 それは実際には、内部と外部の電流を離すために表面電流の流れを分離することの全てである。
いかなるトレースも、ボード外コネクタを超えて PCB のエッジの方へ引かれ、あるいは
フィルタに関係するトレースやコンポーネントとコネクタ・ピンのあいだに入り込んではならない。
そのトレースとフィルタされていない外界導体
(コネクタ・ピン、及び／もしくは取り付けられたケーブル) のあいだの浮遊結合
――僅か数 pF に過ぎないとしても―― は、
非常に高い周波数においてフィルタの減衰を完全に台無しにし得る。
これは、Figure 5C と Figure 5D が
他のトレースが許されない「コネクタ・ゾーン」を示している理由である。
このゾーンは PCB のエッジまで拡がる。
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| Figure 5D: T 型フィルタを用いた、
シールドなしボード外コネクタのレイアウトの例 |
フィルタの違い (Figure 5C にあるようなきれいなラインに注意) と、 ケーブル・コネクタのシールドの半田付け箇所がないことを別とすれば、 Figure 5C からの唯一の顕著な違いは 0V プレーンが切り欠かれていることである。 その直列インピーダンスは高い RF 周波数で高インピーダンスを与えることが期待されるが、 その端子双方の金属面への近さは浮遊シャント容量を増加させ、 RF インピーダンスを低下させる。 図示したようにプレーンを切り欠くことは、 直列フィルタ要素をシャントする浮遊容量を低減し、 その高周波インピーダンスを改善する。
しかしながら、 5.4.1章で述べたように、0V プレーンにどのような穴も設けたくはないので、 このテクニックは常に「ジャッジメント・コール」を必要とする。 もしこの記事で述べる EMC テクニック全てが PCB に正しく適用されていれば、 100kHz 程度以上では 0V プレーンを流れる電流はそのトレースとコンポーネントのごく近くに、 ほとんどはその電磁ゾーンの「点線」の境界の内側に留まるであろう。
そのような恵まれた状況においては、 ある電磁ゾーンの 0V プレーンに PCB のエッジでギャップを設けることは、 別のゾーンでは、プレーン電流を 物理法則が最もエネルギー効率が良いことを見出す経路からごく僅かに逸らすだけの筈である。 従って、バランス上、 そのギャップはエミッションとイミュニティの双方について顕著な利益を与える筈である。
だが、他のゾーンからの顕著なレベルのプレーン電流がコネクタ・ゾーンを流れ得る場合、 バランス上、Figure 5D に示すような 0V プレーンのギャップは EMC のために不利なものとなり得る。 コンピュータ・シミュレーションは ギャップに利益があるかどうかを告げるために必要な情報を与えられるかも知れないが、 そのテクニックが使えない場合、何か懸念があれば、 プロジェクトのできる限り早期に近接プローブを用いてテスト・ベンチで実験を行なうことが推奨される。
近接プロービング・テクニック ――自前のプローブをどのように作り、 それをオシロスコープやスペクトラム・アナライザと共にどのように使うかを含む―― は [8] の第１部と第２部で述べられており、これは プレーンにギャップがあるものとないものの２つのバージョンの試作品を試験するために 通常の開発セットで用いることができる。
最もエミッションを生じやすい (あるいは最も敏感な) IC や回路ゾーンの上に シールド・カンを取り付けられるようにしておく ――それなしで済ませたいと望むとしても、少なくともそれが必要であるとわかった時のために―― ことは、良いプラクティスである。 プロジェクトの開始からのそのような柔軟性のための計画と設計には非常に価値があり、 John R Barnes [9] が「策略のための余地」と呼び、 私が良く知られたマーフィーの法則に基づいて「耐マーフィー設計」と呼ぶものの例である。 我々は設計図面や部品仕様のみから 実際の製品のエミッションやイミュニティの適合性を予測する 正確なコンピュータ・シミュレータを (まだ) 持っていないので、 設計中にこのような多少の特徴を加えることは分別のあることである。
マーフィーが彼らのために用意しているかも知れない (不快な) 驚きを予想しようとする設計者は、 その設計目標とスケジュールにより確実に達する。 適合試験に不合格となり、変更が最もコストを要する ([3] の第０部を参照)、 プロジェクトの最後 (そうなる筈であった時) での、 回路の大きな再設計とボードの再レイアウトが必要となる可能性もかなり低くなる。
(設計者として、結局は必要とならなかった耐マーフィー設計手段の使用を あなたのマネージャが批判するであろうことに注意されたい。 だが、もしそれを用いなかったならばマーフィーはプロジェクトを失敗させ、 うまくいかないかも知れないことに対して事前に考えておかなかったことを あなたのマネージャは批判するであろう。 マーフィーの法則のもとでの長い経験は、あなたが何をしようと、 マーフィーは常に彼が為し得る最大の当惑を、 そしてあなたのマネージャの最大の批判を達成するであろうことを示す。)
(これは、時間通りに出荷されるが必要ないとわかった僅かなものを含む 成功したプロジェクトに対して批判されることを望むか、 それとも充分に考え深く設計せずにプロジェクトを遅延させて コストを著しく増大させたことを責められることを望むかのあいだの選択である。 これに対して、 悪い設計 ――その問題を引き起こしたのが彼らの悪い設計であったとしても―― を救おうと全ての時間働き、彼らの家族、友人、そして健康を二の次にする設計者は、 しばしば彼らのマネージャによって非常に高く評価され、 静かに専門家としての仕事を行なって会社により多くの金をもたらす技術者よりも 往々にしてそうされることを悟るべきである。)
シールド・カンの壁はそれがシールドする分離された回路ゾーンの境界に沿うべきであるので、 分離されたゾーンの形状を、容易に「カン詰め」できる単純な形状をベースとすることも、 良いプラクティスである。 [5] の図のいくつかは、実際の製品で用いられたシールド・カンの例を示す。
大抵はそうであるように、
0V プレーンがシールド・カンの壁として機能することに頼るのであれば、
シールド・カンの壁と分離された回路ゾーンの下の 0V プレーンのあいだに複数の接続を設ける。
これらの接続のあいだの最大間隔は、
関係する最大の周波数 fmax において λ/20 (波長 λ が空気中で測定された場合)、
あるいは 15/fmax
(fmax が GHz であれば間隔は mm となる) とすべきであり、
例えば 1GHz までについては最大接続間隔は 15mm とすべきである。
この最大間隔では、fmax で達成されるシールド効果は非常に良くはないであろうが、
少なくともその接続のあいだの間隔での共振は防止できるであろう。
より小さい間隔が推奨される。
良く減結合された電源プレーン (5.5章を参照) も使うことも良いプラクティスである (特に任意の回路の電圧変化率が 200V/μs を超える場合) が、 5.5.2章は、ある種の回路において同程度に良いものとなり得る代替テクニックを示す。
プレーンは、専用の PCB 層上の連続した「ソリッド」な銅のシートである。 それらは、「べたグランド」や「グランド・メッシュ」とは全く違う。 プレーン内のいかなるギャップ、開口、穴、分割などもその効果を低下させるので、 避けるべきである。
全ての 0V や電源の導体は、費用効果良く達成できる最も短く最も幅広のトレースで、 それぞれのプレーンに直接接続されるべきである。
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| Figure 5E: スルーホール・コネクタの下の 0V プレーンの例 |
このアンチパッド寸法の最小化と「プレーンの網」は、同一の理由から、 全てのビア・ホールに、そしてプレーンの全ての種類の穴に対して用いるべきである。 全ての現代的なボード製造業者は、 穴径よりも 0.36mm (14/1000インチ) よりも大きくないアンチパッド寸法で、 素晴らしい歩留まりを得られる筈である。 そうであっても、アンチパッドが互いに結合することを避けるために、 一部の穴を動かす必要があるかも知れない。
PCB 設計部門の一部は、「最も安上がりなボード製造」を行なえるように、 1970年台や 80年台に標準的なプラクティスであった (現代の標準では) 巨大なビア、及び／もしくはアンチパッド径を用いる。 その結果である良くない EMC 性能への対処は、 2007年に普通なより小さい直径を達成するためにより良いボード製造業者が用いられた時よりも、 ほとんど確実に全体として相当に多くのコストを要する。
Figure 5E、そしてこの記事のそのような図全てにおいて、
スルーホールの周囲のプレーン・クリアランス・ホール (「アンチパッド」) の直径は
スケッチを明確にするために誇張されており、
それらは通常はボードの上面と下面のレイヤで
スルーホールのバレルに「キャップ」するパッドと大体同じ直径であろうから、
実際には完成したボードを目視しただけでは見ることが難しいであろう。
光に透かして見たとき、良く設計されたボードは、
ビア・ホールを通して見える若干の小さい点状の光がある、ソリッドな黒に見える筈である。
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| Figure 5F: プレーンをどのように設計すべきでないかの例 |
5.2章で述べたように、一般的な規則は、 0V プレーンは全てのコンポーネント、トレース、そして電源プレーン全ての下を覆い、 その全周でそれらを超えてできる限り ――少なくとも 3mm、望ましくは 6mm 以上―― 拡がるべきである。 より大きい 0V プレーンの使用は、エミッションの低減とイミュニティの向上を助ける。
可能な場合、プレーンのエッジ、分割、穴、開口、ギャップなどの非常に近くには コンポーネントを置かず、またトレースを引かない。 可能な場合、いかなるトレースやコンポーネントも、 いかなるプレーン分割、ギャップなどを横切ってもならない (それが不可避な場合に何をすべきかについては 5.4.5章を参照)。
それらが同一の 0V プレーンを共有するとしても、 割り当てられたゾーン内へのコンポーネントやトレースの分離を維持することは、 非常に重要である。 ほとんど全ての場合、0V プレーンは、 それ自身いかなる電磁的緩和手段も必要とせずに、任意のゾーン間で接続できる。
極度に密ではないボードのための一般的な設計規則は、 fmax において 0.01λ よりも大きい プレーン・ギャップを持つべきではないというものである。 問題となる λ の値は、fmax を MHz、 εr をそのボードの材質の比誘電率 ――FR4 については 1MHz 以上では典型的には 4.2 となる―― として、 300/{fmax・√εr} メートルでかなり良く近似できる、 PCB の誘電体の内部のものである。 従って、FR4 については、どのプレーン開口も 1.5/fmax を超えるべきではないと言うことができる。 例えば： 平均的な PCB 内のプレーンが 1GHz まででかなり有効であるためには、 その開口は 1.5mm を超えるべきではない。
1.5mm は大多数のビア・ホールやリード付き半導体やその他のコンポーネントについては問題ではないが、 より大きい穴径を必要とするリード付きコンポーネントがあり、 勿論ボードの固定や取り付けのための穴はこれよりも大きい。 より大きい穴が EMC 問題を生じることを知っているので、我々はそれを ノイジーな、ダーティーな、高速な、あるいは特に敏感な電磁ゾーンから締め出そうとする。
ボード全面の「ソリッド」な 0V プレーンを達成しようとすることに関係する、 他の実際的な問題もあり得る。 非常に高インピーダンスの回路、非常に小さい電流、 ある種の RF デバイスや RF 伝送線路のインピーダンス整合などを用いる時、 0V プレーンの一部を除去することが必要となり得る。 だが、これが EMC への悲惨な影響を持ち得ると知ることは、設計への情報となり、 代替のソリューション (例えば、良くない 0V プレーンを持つ領域上の両面 PCB シールドの使用、 その全周での「ソリッド」な 0V プレーンへの RF 接続など) の使用を可能とする。
平行する 0V プレーンは、fmax において少なくとも λ/10
(あるいは 15/fmax
―― fmax が MHz であれば最大間隔はメートルで、
GHz であればミリメートルで与えられる)
ごとに、ビアで互いに接続すべきである。
その欠点は、断熱パッドはプレーンにかなり大きな穴を開け、 従ってその EMC における利点を低下させることである。 従って、これは信頼できる自動半田付けのために必要な場合にのみ使用すべきである。 リフロー半田付けされる表面実装部品においては、 半田接合部に必要なプレーンまでの熱緩和を引き出しトレースが与えるため、 これは通常は必要とならない。
残念ながら、PCB 部門の一部はサーマル・リリーフを全てのプレーン接続に適用するが、 現代的な PCB で典型的なコンポーネント密度においては、 このプラクティスはプレーンの RF インピーダンスを顕著に増加させるので、EMC のために悪い。 断熱パッドは、今はリード付きコンポーネントのためにのみ、 そしてそれを自動半田付けしようとする場合にのみ使用すべきである。
プレーン接続トレースの長さと PCB アセンブリの生産歩留まりのあいだにはトレードオフがある。 短か過ぎる、あるいは効果が低過ぎるソルダー・レジストと共に用いられるトレースは、 表面実装部品のために意図された半田をビア・ホールに吸い込ませ、 ドライ・ジョイントを引き起こし得る。 時には、入手可能な最も安いレジストを用いて僅かな金を節約しようとする代わりに、 より良い品質のソルダー・レジストを指定するだけで済むかも知れない。
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| Figure 5G: プレーンに接続されたデバイス (例えばパスコン) の例 |
Figure 5G は、デバイスが 0V と電源の双方のプレーンへの接続を持つ場合、 その相互インダクタンスと逆方向の電流がビア・ホールの直列インダクタンスの一部を相殺するように 0V と電源のビア・ホールを互いに非常に近く (例えば 1mm 以下) 配置することに いくらかの実際上の利点があることを示す。 引き出しトレースは、決してこの目的のために伸ばされてはならない。 まず、プレーン接続を可能な限り短くし、 それに接続されるトレースを延長せずに 0V と電源のプレーンのビアを互いに近付けて配置する。
0V プレーンのエッジを横切り、従って電磁ゾーンの境界を出入りするトレースは、 そのエッジの近くで 0V プレーンに RF 接続すべきである。 0V 電位のトレースは、プレーンにビアで直接接続すべきである。 他の電源や信号のトレースはコンデンサを通して接続すべきであり、 その目的はコモン・モード表面電流に低インピーダンスの帰路経路を与えることであるが、 それは実質的にはコンデンサ・フィルタそのものである。 そのコンデンサの容量は、信号ドライバや信号品質に問題を生じるほど大きいべきではない。
[6] の 3.2.5章で述べたように、 関係する周波数で信号やノイズの発生源が低インピーダンスを持つ場合、 コンデンサによるフィルタを単体で用いることはエミッションを増大させることがある。 そのような場合、大抵は RC、LC、あるいは T 型のフィルタを用いた方が良い。 Figure 5D は、広範囲の回路や応用で有効となり得るフィルタ回路とレイアウトの例を示す。 電子ユニットが、戦車や戦艦のような軍用ビークルで普通であるように、 金属のシャーシに直接取り付けられる良くシールドされたエンクロージャを持つ場合、 π フィルタの方が T よりも良いかも知れない ―― [6] を参照。
0V プレーンは、特に高速デバイス (例えばクロック・ジェネレータ、クロック・バッファなど) の近くで、 そして任意のシールド ([7] を参照)、及び／もしくはフィルタされた I/O コネクタ ([6] を参照) の近くで、 さらに PCB 面全体にわたってできる限り頻繁に、 任意の金属シャーシやエンクロージャ・シールドに RF 接続されるべきである。 理想的には、その接続のあいだの間隔は、 fmax において λ/10、あるいは fmax を MHz として 30/fmax メートル以下とすべきである。
金属のシャーシやシールドがないとしても、 EMC 適合のために、あるいは実際の干渉問題の解決のために プロジェクトの後の方でシャーシやシールドを追加しなければならない時に備えて これらの RF 接続の準備をしておくことは、良い考えである。 必要なシャーシやシールドは、 問題を手早く解決することを助けるためにほとんどの EMC 技術者がテスト・ラボに持っていくような、 メタライズされた厚紙のように簡単で安価なものかも知れない。 5.3章では、この種の予防的な設計手法のために「耐マーフィー設計」という言葉を導入した。
0V とシャーシのあいだの典型的な RF 接続は、 接続を直接行なうために取り付け用ピラーやねじを用いるだけである。 だが、多くの 0V - シャーシ接続がある場合、 金属のシャーシやエンクロージャに自動的に接続するために 導電性ガスケットやスプリング・フィンガーを使うことで、組み立て時間を節約できる。 北川工業、W.L Gore、そして他の企業が、まさにその目的のためのコンポーネントを供給している。
一部の設計者、そして一部の顧客 (例えば自動車、鉄道、船舶など) は、
その金属構造に流れることを許している大きな電流がその代わりに PCB を通って流れ、
発火を生じ、あるいは少なくとも損傷を引き起こすことを考え、
PCB の直接的な 0V - シャーシ接続を好まない。
高電流帰路経路としてシャーシやその他の金属構造を用いるというプラクティスは、
通常は許容できる EMC 性能の達成をはるかにコストを要するものとする。
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| Figure 5H: 柔軟な 0V プレーン - シャーシ間接続のレイアウトの例 |
RF のためには、fmax において λ/10、あるいは fmax を MHz として 30/fmax メートル以下の間隔での 多点接続が常に必要であることを理解することが重要である。 一点接続は数百 kHz 以上では非常に効果的となることはできず、 通常は 30MHz 以上では完全に役に立たない。
上記の 0V - シャーシ接続コンポーネントを用いて、 時に「ハイブリッド接続」と呼ばれるものを達成することができる： １つの 0V - シャーシ接続は直接で、 他はコンデンサ (あるいはコンデンサと抵抗の直列) を介する。 これは、彼らの製品に EMC 適合も達成させ、 あるいはその他の理由のために EMC 性能を向上させながら、 伝統的な一点接地プラクティスに固執することを望む、 計装やオーディオの回路の設計者を満足させるかも知れない。
だが、決して、ガイドライン、教科書、データシート、 あるいはアプリケーション・ノートがそうするように言っているという理由だけで 0V プレーンを分割してはならない。 2003年以前の記事、論文、ガイドライン、教科書、そしてアプリケーション・ノートは、 EMC のための費用効果の良い PCB レイアウトに関しては時代遅れであり得る。 0V プレーンの分割に関する良いアドバイスを含む教科書の例は、 2007年に出版された [10] である。 そして、多くの半導体製造業者はアプリケーション・ノートを書くときに EMC を無視し、 さもなくば実際にはかなり時代遅れの「伝統的」なプラクティスを用いる。
例えば、かつてはアナログとデジタルのあいだで 0V プレーンを分割することが一般的であったが、 この記事の設計上の推奨が実施されたならば、 PCB 全体にわたって、そしてその異なる電磁ゾーン全てで単一の 0V プレーンを使えば、 通常はより良い EMC が、そしてより良い機能的な性能 (例えば S/N 比) が達成されるであろう。
著者は、1980年台初期に、アナログとデジタルの技術を混合した
最も厳しいアナログの用途での機能的な性能を向上させるためだけに、
分割されていない 0V プレーンを使用することを学んだ。
このアプローチが EMC のために為すべき最良のことでもあるということを私が学んだのは、
1990年台初期に過ぎない。
製品やさらに大きいシステムで達成された機能的性能は、
分割されたアナログ／デジタル 0V プレーンで可能と考えられたものをかなり超え、
プレーンの分割がある種の律法であると考えていた技術者をしばしば驚かせた。
そのテクニックは非常に良く証明されており (私によってだけではなく)、
[4] はより詳細に踏み込んでいる。
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| Figure 5J: 分割されたプレーンを横切る「縫い合わせ」の例 |
5.3章で述べたように、この「耐マーフィー」EMC 設計テクニック ――プレーン間の完全な分割と共に用いられた―― は、 しばしば「ハイブリッド接続」と呼ばれるものを与えるために、 プレーン間の接続を縫い合わせ用パッドの１つではゼロ・オーム抵抗によって直接、 他の縫い合わせ用パッドではコンデンサ (あるいは抵抗とコンデンサの直列) を用いて行なうことを可能とする。
電気的に絶縁された回路ゾーンのためには、 その周囲全体にばらまかれた複数の小さいコンデンサで、 その分離された 0V プレーンを PCB の主 0V プレーンに接続する。 そのコンデンサは分割を横切る最大電位差に耐える定格を持つべきである。 その電気的絶縁が安全上の目的のためのものである場合、 該当する安全規格で許される最大合計値よりも大きくしないことが重要であり、 その用途に該当する安全規格に対して第三者安全認証を持つコンデンサを使用することが 強く推奨される。 確認のために認証機関に連絡することによって、 その安全認証が正しいものであって偽造でないことを確認することも推奨される。
これは、その帰路電流は自ずと隣接するプレーン層 (0V であれ電源であれ) を流れ、 これらのプレーンのいかなる開口や分割も 帰路電流を自然の法則が好む最小エネルギーの経路から遠ざけ、電磁界の大幅な増加を、 従ってより高いエミッションとより悪いイミュニティを生じるためである。
実際、それは帰路電流への問題も生じるため、 トレースはプレーンのエッジの 3mm 以内 (できればより遠く ―― 5.4.1章を参照) に近付くべきではない。
だが、信号や電流のトレースがプレーン分割を横切らなければならない場合、 たとえその点で分割を短絡することを意味することになるとしても、 そのごく近くに帰路経路を設けなければならない。 帰路電流経路を送出経路のごく近傍に保つことは EMC (そしてシグナル・インテグリティ) のために重要であり、 プレーンの分割を維持することよりも遥かに重要である。
プレーン分割の絶縁を、それを電源や信号のトレースで横切りながら維持する最良の方法は、 電源や信号の送出電流と帰路電流の双方を その分割にまたがるコモン・モード・チョークを通して引くことである。 シングル・エンドの電源や信号のためには、 そのチョークの１つの巻線は分割の両側のプレーンに接続される。
そこまで効果的ではない代替手段は、電源や信号のトレースの非常に近くに、
帰路電流を分割を迂回させずに流すためのプレーン「縫い合わせ」コンデンサを設けることである。
この手法は、トレースが横切る分割の両側のプレーンが異なる電位を持つ時に用いるべきである。
だが、単層 PCB を用いるのであれば、0V のベタやトレースで可能な限り広い面を埋め、 できる限り小さい 0V メッシュを作るために ギャップを横切る 0V リンクを付けることが最良である。 メッシュは << 30/L MHz (L はメッシュの最大の要素のメートルでの対角寸法) の周波数でのみ効果的である。 50/L MHz よりも上の周波数では、 メッシュはエミッションとイミュニティの問題を増幅し得るので、 所定の fmax に対して充分に小さいメッシュを得ることが重要である。
両面スルーホール PCB を使うのであれば、 最良の方法は、できる限り多くのトレースを１つのレイヤに動かし、 もう一方のレイヤを実際的な範囲で「ソリッド」な 0V プレーンとすることである。 その 0V プレーンに「忍び込む」いかなるトレースも、できる限り短くあるべきである。 これをうまく行なうためには、通常はコンポーネントの再配置が必要である。 著者は、この手法のみを用いて、受動赤外線検出器 (PIR ディテクタ) のイミュニティを 900MHz で 5V/m (その盗難警報システムは建物の外の携帯電話でトリガされた) から 50V/m に向上させたことがある。
この両面の手法は、アナログや単純な「グルー・ロジック」のボードに最も適切である。 外付けメモリを持つマイクロプロセッサを持つものは、 引き回しのために双方のレイヤを使わなければならないほど多くの相互接続を持つ可能性が高い。 (内蔵メモリを持つ、PCB 上に高速データ・バスを持たないデジタル・プロセッサは、 EMC のためにより良い。)
これらのボードは、片面に横の、もう一面に縦のトレースを引き、両面を「0V ベタ」とし、 可能な限り密なメッシュとするためにそれらのベタをビアやリンクで「縫い合わせ」るべきである。 メッシュの効果に関する 30/L 規則は、上で示したものと同一である。 残念ながら、EMC のために最小のメッシュが必要な領域は、 しばしばそのトレース密度が密なメッシュの達成を最も困難とする、 マイクロプロセッサの最も近くである。 両面 PCB が RF において 10dB 以内で EMC 試験に不合格となった時、 合格を達成するためにこの 0V メッシュ手法を使うことが往々にして可能である ―― だが、それは非常に時間を要し、 また最良のレイアウトが見付かるまで何回かのやり直しを必要とするものとなり得る。
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| Figure 5K: プレーンを用いた減結合の例 |
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| Figure 5L: プレーンを用いた減結合のもう１つの例 |
Figure 5K の 0V プレーンのみを持つ IC については、 パスコンは電源ピンの非常に近くに置き、 電源トレースは IC に接続される前にパスコンのパッドを経由すべきである。 IC とパスコン自身の 0V ピンは、 短い幅広のトレースを用いて 0V プレーンに直接接続すべきである。 0V、及び電源の双方のプレーンを使える場合、 減結合される IC とパスコン自身の双方は、 短い幅広のトレースを用いて双方のプレーンに直接接続すべきである。
Figure 5L は、それぞれが少なくとも１つのローカルなパスコンを持つべき、 0V と電源のピンの複数のセットの例を示す。
プレーンへの２つの接続のあいだの RF インピーダンスは 同等の長さのトレースよりも何桁か小さく、 これがプレーンを使える時に常にトレースの代わりにプレーンを用いる理由である。 一部の設計者は、IC ピンをトレースを用いてパスコンに接続し、 それからパスコンをプレーンに接続する習慣を持つ。 その意図は「ノイズをプレーンから締め出す」ことであるが、 5.5.3章で述べたように、0V と電源のプレーンのペアは 300MHz 以上の周波数の減結合に関しては いかなるディスクリートのパスコンが為し得るよりも遥かに良く、 現代的なデジタル IC は 300MHz 以上で相当の電源ノイズを発生する。
また、IC からパスコンまでのトレースの使用はその減結合の総インダクタンスを増やし、 その減結合の 100MHz よりも高い周波数での効果を悪化させる。 従って、今は Figure 5K と Figure 5L で示したレイアウト・テクニックの使用が最良である。
最良のディスクリートのパスコンは、 表面実装型の積層セラミック・コンデンサ (SMD MLCC) である。 COG や NPO の誘電体のパスコンは通常は最大の周波数で最良の性能を持つが、 安価な X7R 誘電体の方が、 そのより高い直列抵抗が給電システムを悩ませる共振に対するある程度有用な制動を与えることから、 往々にして総合的に見て EMC のためにより良い。
容量 C のパスコンの自己共振周波数は、
そのパスコンに関係する総インダクタンス
(パスコン自身、関連するパッド、トレース、及びビア・ホールの) を Ltot として
1/{2 π√(Ltot C)} であり、
これはほとんど常に 100MHz よりも低い。
この周波数よりも上では、電源レール上のノイズの減結合は
パスコンの誘導性インピーダンスによって与えられる。
従って、Figure 5G のより良いレイアウトと共に用いた、
より背が低い小型のパスコン (例えば 0402、0201) が、
その Ltot が最小であることから、
EMC のために最良である。
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| Figure 5M: フェライトを用いた減結合の例 |
高性能 IC、特に RF やアナログのデバイス (例えば ADSL ドライバ) のためには、 この手法で用いる MLCC はより良い RF 性能を持つ必要があるかも知れず、 これはより高価なタイプ (例えば村田製作所の ERB32 シリーズ) の使用を意味するかも知れない。 所望の総静電容量の達成のために２つ以上のパスコンを並列にして用いるならば、 並列共振 (給電システムに高インピーダンスを生じる) の回避を助けるために、 それらは全て同じ値とすべきである。
ボード上の全ての IC にフェライト・ビーズを使う必要はないかも知れず、
製造業者によっては、
BOM コストを減らすためにフェライトをゼロ・オーム・リンクで置き換えるために、
どのフェライトが本当に必要なのかを探しながら EMC 試験所で長い時間を費す。
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| Figure 5N: 給電システムの 1GHz 以上までの低インピーダンスの達成 |
だが、PCB 積層内の 0V と電源のプレーンの隣接ペアは、 1GHz よりもかなり上でもコンデンサのように振る舞い続ける、内在性の分布容量を与える。 従って、今日では、300MHz 以上での良い減結合の達成を助けるため、 PCB 内に 0V/電源プレーンの隣接ペアを含めることが一般に推奨される。
0V/電源プレーン・ペアからの最大の利益のためには、Figure 5K と Figure 5L に示すように、 全てのデバイスやコンポーネントの 0V と電源のピンと端子をそれぞれのプレーンに直接接続する。 プレーンとデバイスのピンやパッドを接続するいかなるトレースも、 インダクタンスを最小限とするため、非常に短くて幅広であるべきである (Figure 5G 参照)。
今日関係する全周端数範囲にわたる、給電システムの低インピーダンスの達成は、
Figure 5N に図式的に示されているように、減結合テクニックの組み合わせを必要とする。
この記事で議論する他のトピックと同様、[4] はこの点により深く踏み込んでいるが、 この基本的なガイドでは並列共振に対処するための以下のアプローチを推奨すれば充分である：
これらのテクニックの目的は、一般に、 その周波数における並列共振や空洞共振に伴って IC のノイジーな電源電流が通常の経路を流れられない時、 依然として低インピーダンスを持つ経路が近傍にあるであろうことを確かとすることである。
それでも共振が問題であれば、最も効果的な場所に、 インピーダンス共振のピークを鈍らせるために 0V と電源のあいだに 4.7Ω の抵抗と 10nF の MLCC を直列としたものを追加する。 必要な実験は、通常の作業台上で、 スペクトラム・アナライザと近傍界プローブを用いて始められる ([8] の第１部と第２部を参照)。
オシロスコープではなくスペクトラム・アナライザで作業するならば、 tr/2 の「規則」は、 ボードの誘電率 εr を λ の計算で考慮して fmax においてトレース長が λ/7 を超える時 (FR4 のボードでは、fmax が MHz であれば、 おおよそ 24/fmax メートル) と等価である。
空中の導体での伝搬時間は 3.3ps/mm、 PCB 誘電体中では 3.3 √εr ps/mm である。 FR4 の εr は 4.2 (1MHz 程度以上で) であるので、 FR4 のボードについては おおよそ 6.6ps/mm (おおよそ１フィート当たり 2ns) の伝搬時間を仮定できる。 従って、例えば、2ns の立ち上がり時間の信号は、 150mm (おおよそ６インチ) を超えるトレース長について伝送線路を用いる必要があるだろう。
だが、 実際の立ち上がり／立ち下がり時間は IC のデータ・シートの仕様よりも常にかなり短く、 デバイスのダイ・シュリンク (成熟した部品についても、数年毎に行なわれ得る) の度に小さくなる。 そして、デバイスに伴う容量性負荷は伝搬時間を低下させ、 従ってトレースの伝搬時間を増加させる。 従って、負荷が重いデータ・バスを駆動する 2ns (データ・シートでの規定) の IC は、 40mm よりも長いトレースについて伝送線路テクニックの使用が必要となり得る。
だが、上記のガイドは SI のみのためのものであり、EMC のためのものではない。 PCB レベルでの EMC の向上によって生産コストを低減する ――コストを要し制約の厳しいフィルタやシールドの必要性を低減する―― ためには、トレースが上で算出される長さの 1/4 の時 (望ましくは、もっと短くても) に整合伝送線路を用いることは、助けとなるであろう。 言い替えると： tr にデータ・シートの値ではなく実際の立ち上がり時間の値を用いて、 信号源から負荷までの伝搬時間が tr/8 を超える時、 整合伝送線路を用いる。
この「規則」は、 ボードの誘電率 εr を λ の計算で考慮して fmax においてトレース長が λ/28 を超える時 (FR4 のボードでは、fmax が MHz であれば、 おおよそ 6/fmax メートル。 fmax が GHz であれば結果は mm で得られる) と等価である。
トレースに沿って接続されたデバイスによる容量性負荷は 伝搬時間を増加させることを忘れないこと (適当な計算は 5.6.2章で示す)。
RF やマイクロ波の設計者は、規定された値の Z0 の伝送線路に 接続しなければならないデバイスを用いて仕事をする。
多くの設計者は、 それを使う必要があることを既に知っている信号に伝送線路テクニックを適用する。 だが、良い EMC のためには、全てのトレースを 立ち上がり時間 (あるいは高周波成分) に関して分析すべきである。 EMC の目的のためには、テスト・ポイントへのトレースでさえも 伝送線路として扱うことが必要となるかも知れない。 この分析は、トレース上の必要な信号と不要なノイズ全てを等しく考慮すべきである。 非常に高い周波数、あるいは非常に小さい立ち上がり／立ち下がり時間を持つ必要がない信号のために 伝送線路テクニックが必要であるとわかったならば、代替手段の１つは、 [6] で述べたような RC や LC のフィルタを用いてその信号源を低域通過フィルタすることである。
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| Figure 5P: シングル・エンドの信号や電源のための PCB 伝送線路のいくつかの例 |
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| Figure 5Q: 表面マイクロストリップの例 |
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| Figure 5R: 「対称ストリップライン」の例 |
Figure 5Q は「表面マイクロストリップ」タイプの伝送線路に焦点を当て、 その特性インピーダンス Z0 の計算に使用できる最も単純な式を与えている。 マイクロストリップは、伝搬信号である波動のエネルギーの一部が、 トレースの下の誘電体内部を伝搬する残りの部分のおおよそ２倍の速度で空気中を伝搬するため、 かなり複雑な構造である。 従って、その単純な式はある範囲のトレース形状に対して有効なだけであるが、 それでも通常の要求のほとんどに合う。
Figure 5R は「対称ストリップライン」の例に焦点を当て、 Z0 の計算のための最も単純な式を与えている。 ストリップラインは２つのプレーンのあいだを引かれたトレースであり、 それらのプレーンは同一の電位にある必要はない。 5.4章と 5.5章で述べたように、平行する 0V プレーンは 少なくとも fmax における λ/10 ごとにビアで接続されるべきであり、 電源プレーンは fmax における λ/10 ごとに メインの (最も分割されていない) 0V プレーンへのパスコンを持つべきであり、 これはストリップラインのためにも重要である。 λ はボードの εr を考慮すべきであり、 従って FR4 のボードについてはその間隔は、 fmax が MHz の時、おおよそ 15/fmax (例えば、500MHz の fmax に対して 30mm) に等しい。
ストリップラインはマイクロストリップよりも良い EMC 特性を持つ。
PCB 上で設計することができる多くの異なる種類の伝送線路があり、 それら全ては異なる式を持つので、 今はコンピュータ・シミュレータの PCB 伝送線路 Z0 「ソルバ」 ――その一部はインターネット上で無料で入手できる [11]―― を用いた方が費用効果が良い。 勿論、手に入るのはいつでも支払いに応じたものであり、 より良いコンピュータ・シミュレータ (例えば Polar Instruments のもの) は 最終的な Z0 に影響し得る PCB 生産上の側面全て (例えば、積層内の誘電体の生産プロセスの影響に伴う、εr が異なる PCB の領域) を考慮に入れることができる
その代わりに教科書や規格書の公式に頼ったのでは、 一日に何ダースもの異なる積層や寸法を試すことは難しいだろう (ほとんどの設計者は最初の６個の後で降参し、 計算した少数のものの中で最良のもので済ませるようである)。
全機能の伝送線路ソルバがあれば、 計算すべき伝送線路のスタイルをクリックし、必要な少数の寸法でスプレッドシートを埋め、 １秒以内に計算結果を得ることは、簡単なことである。 この方法であれば、 何ダースもの異なる PCB 積層とトレース寸法を１時間以内に評価することが可能である。 生産性はより高く、また設計品質、SI、そして EMC もかなり良い。
現実の PCB では、伝送線路はその経路の中で形状を変え、 かつ／もしくは積層内でレイヤを移るかも知れない。 線路の異なるセグメントで同一の値の Z0 を維持するため、 (それが必要であれば) トレース幅を変えることが重要である。
伝送線路に関する相当の有用な情報が、IPC-2141 と IPC-D-317A (www.ipc.org) で、
また IEC 61188-1-2 (www.iec.ch) で与えられており、いずれもオン・ラインで購入できる。
[12] はその基礎に関する素晴らしい資料であり、その他の多数の有用な参照を含んでいる。
Z0(loaded) = Z0 / √(1 + Cd / C0)ここで、Cd は単位長さ当たりの負荷容量、 C0 は単位長さ当たりの固有 (ベア・ボード) 線路容量、 v0 は固有 (ベア・ボード) 線路速度である。
v(loaded) = v0 / √(1 + Cd / C0)
例えば、もしそれぞれの入力容量が 5pF の６個のデバイスが 整合伝送線路として設計された長さ 200mm のトレースに接続されていれば、 Cd の値は 150pF/m、あるいは 0.15pF/mm となろう。
非常に細いトレースを用いている場合を除き、 通常は、トレースの Z0 を維持できるように その点に加えられる静電容量を補正するため、 デバイスの接続の点の両側で伝送線路トレースの幅を減らすことが可能である。 トレースは、tr/10 (良い SI のため)、あるいは tr/40 (良い EMC のため) よりも長くない伝搬時間を持つ区画に分割し、 それぞれの区画が同一の Z0 を維持するようにトレース寸法を調整すべきである。
IEC 61188-1-2:1998 はいくつかの一般的な種類の伝送線路に対する C0 と v0 のための式を与えるが、 今は、パーソナル・コンピュータ上で走るフィールド・ソルバを用いて 実際の PCB レイアウトからこれらのパラメータを抽出した方が良く、 手早く、そしてより正確である。
尋ねるべきことを知っていれば、整合伝送線路を持つ PCB の作成のために εrがより正確に管理されたグレードの FR4 (「インピーダンス制御」ボードとして知られている) を、すぐに入手できる。 著者の贔屓の試作用ボード製造業者は 100kHz で 4.7±0.1 の εr を持つと規定された材料を購入しており、 その余分の費用は彼らが試作品の価格を上げようとしないほど低い。
例えば高電圧、高温、高振動など、特定の用途のためにより適当かも知れない、 FR4 以外の多くの PCB 誘電体がある。 携帯電話やパーソナル・コンピュータの量産製造業者がデータ・レートを高め続けるのに応じて、 (安価な) FR4 基板をさらに高い周波数で使うためのテクニックが開発されているものの、 マイクロ波信号を運ぶボードのために設計された特別な材料もある。
ボード製造業者は、積層して PCB を作るために、 銅滅金なしの、あるいは片面か両面に滅金されたシートで誘電体を購入する。 これらのシート材は限られた範囲の厚さでのみ入手できるので、 選択したボード製造業者とどのシート厚さが入手可能であるかを打ち合わせ、 それに応じてトレース幅と形状を設計することが重要である。
いずれも異なる技術上の妥協点を持つ、いくつもの異なる伝送線路終端テクニックがある。 それらは [7] の 2.7.3章で述べられており、ここでは繰り返さない。
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| Figure 5S: 差動信号の例 |
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| Figure 5T: いくつかの種類の差動 PCB 伝送線路 |
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| Figure 5U: 差動終端の例 |
差動信号は、PCB 上に、 その全長にわたって互いに近く引かれたトレースのペアである差動伝送線路を、 その全長にわたるそれぞれのセグメントで規定された値の特性インピーダンスを維持しながら 作ることを必要とする。 差動伝送線路は３種類の Z0 を持つ：
Figure 5T に示すように、トレースとプレーンの形状と積層を管理することにより、 電力や信号のための 30種類以上の差動 PCB 伝送線路を容易に作れる。
差動伝送線路は、不平衡によって、エミッションの増大とイミュニティの悪化を被る。 ケーブルはその導体を撚り合わせることによって同様の不平衡に対処するが、 勿論、これは PCB トレースについてはほぼ常に実際的ではない。 不平衡は、次のようなものによって引き起こされ得る：
差動線路を整合抵抗で終端する時、
単にその差動信号を終端するように終端することが一般的である。
だが、良い EMC のためには、
並列 (シャント) 終端の例について Figure 5U に示すように、
３種類の Z0 を正しく終端する必要がある。
実際の差動信号は、単一トレース、同相、及び差動の信号を相当量を含むことがあり、
３つのモード全てが正しく整合していないならば、
必要以上にエミッションは高くなり、イミュニティは劣ったものとなるであろう。
それぞれのトレースの全長のそれぞれのセグメントにわたって、 トレースと PCB レイヤ積層を所望の Z0 を維持するように設計する。 トレースは tr/10 (良い SI のみのため)、あるいは tr/40 (良い EMC のため) よりも長くない伝搬遅延の区画に分割され、 そのトレース形状をそれぞれの区画で同一の Z0 を維持するように調整する。
もし伝送線路が隣接するプレーンが変わるようにレイヤを移り、 かつ／もしくはプレーン分割を横切らなければならないならば、 5.4.5章で述べたように、トレースがプレーンを移る箇所のごく近くに、 その帰路電流のための経路を用意しなければならない。
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| Figure 5V: 「スター配線」の例 |
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| Figure 5W: 「デージー・チェーン」配線の例 |
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| Figure 5X: プラグイン・モジュールでの伝送線路の例 |
十年前、メモリ IC の列はデータ・バスに Figure 5W に示すような「グリッド」や「メッシュ」の引き回しを用いて接続されていた。 だが、これは、IC の立ち上がり時間が、深刻な信号劣化を生じ、 SI への問題を、そして EMC にさらに悪い問題を引き起こすであろうほど短くなっているため、 今日では受け入れられない。 その代わりに、伝送線路がそれぞれの IC に順番に引かれる、 Figure 5W に示すような「デージー・チェーン」の引き回しを用いる。
勿論、デージー・チェーンされた IC に関係する ビア、ピン、リード・フレーム、そしてボンディング・ワイヤは 線路に沿った短いスタブ、あるいは分岐として振る舞うが、 その信号源 - 負荷の伝搬遅延が tr/20 よりも短い限り、 それらは 5.6.2章で述べたような「集中」容量として扱える。 より長いスタブや分岐は SI に、そして勿論 EMC に深刻な問題を引き起こす。
ここまで、この章は単一の PCB から成る製品について述べてきた。 だが、バックプレーン・ボード、 あるいはマザーボードに差し込まれるドーターボードを用いて、 互いに差し込まれるモジュールから製品が作られるのは普通である。 Figure 5X は、複数のモジュールやドーターボードの接続のために伝送線路を用いる時の 課題を図示する。
モジュールやドーターボードによって作られるスタブや分岐の長さは、 そのシステムの立ち上がり時間を、従って最大データ・レートを制限する。 上で述べたように、それらは tr/20 よりも短い 伝搬時間 (時に「飛行時間」と呼ばれる) を持つ必要があり、 これは、モジュールやドーターボードのコネクタのピンの長さのため、 Figure 5X の例ではより困難となる。 より速い立ち上がり時間を、従ってより速いデータを使用できるように、 全スタブ長を制限するため、 バックプレーン用のドライバとレシーバはコネクタの非常に近くに置かれる。
伝送線路のスタブや分岐が tr/20 よりも長い伝搬遅延を持つ場合、 それが長いスタブや分岐の代わりに新たな伝送線路となるように、 それが接続される点にバッファを追加すべきである。 このテクニックは、モジュール・コネクタを新たな伝送線路で駆動するために バックプレーンにバッファを取り付けることによって、 Figure 5X の例に適用できる。
ボード・レベルでの良い EMC のためには、
上の「tr/20 よりも長くない遅延」のガイドは
「tr/80 よりも長くない遅延」に置き換えるべきである。
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| Figure 5Y: ４層と８層の積層の例 |
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| Figure 5Z: 近接したレイヤ間隔だが対称な８層積層の例 |
何年にもわたる持続的なダイ・シュリンクのため、 (例えば) 40MHz のクロックで動作する実に単純な HCMOS 「グルー・ロジック」ボードが 700MHz 以上でエミッション試験に不合格となることは、今や珍しいことではない。 5.5.3章で述べたように、 給電システムの 300MHz 以上でのエミッションとイミュニティを向上させるために ボードの積層内に隣接する 0V/電源プレーン・ペアが必要であるので、 この章ではそのようなプレーン・ペアの使用を仮定する。
上の仮定のもとでは、４層板の積層は Figure 5Y に示すようなものとなるであろう：
自動半田付け中のボードの歪みの防止を助けるための 等間隔のレイヤと対称な積層の４層板は、 その 0V/電源プレーン・ペアが互いに非常に近くなく、 コンポーネント実装レイヤに非常に近くないため、 EMC のために最良ではない。 プレーン・ペアのより近い間隔と外層へのより近い間隔は、 いずれも 300MHz 以上での減結合の向上を助ける。
４層板における不均等な、かつ／もしくは非対称なレイヤの積層には、 多くの可能な組み合わせがある。 そして、６層板の積層にも、多くの可能な組み合わせがある。 だが、８層 (またはそれ以上) のボードのみが グッド・プラクティス EMC 要求全てを満足し、 かつボードの歪みを防ぐための対称な積層を持つことができ、 Figure 5Y はその例を示す。
より近いレイヤ間隔は、より良い。 トレースとレイヤ積層内のプレーンとのあいだの、 そして 0V/電源プレーン・ペアのあいだの 0.15mm (１インチの 6/1000) 以下の間隔は、 減結合を顕著に向上させ、 エミッションの低減とイミュニティの向上 (そして SI の向上) をもたらし得る。
従って、伝統的な等間隔のレイヤ積層を避けることは EMC のために非常に良いものとなり得るが、 それでも自動半田付け中の板の歪みの防止を助けるための対称な積層を希望する。 Figure 5Z は、この方法で設計された積層を持つ８層板の例を図示する。 PCB の外層に近い、その２つの近接した 0V/電源プレーン・ペアは、 PCB の両面に実装されたコンポーネントに素晴らしい高周波減結合を与える。
近年、Figure 5Z の積層は、
厄介な EMC 問題の最小のコストでの解決に非常に効果的であることが示されてきた。
それは、デジタル／高周波アナログ能動デバイスを板の両面に実装する必要がある
全ての新しい設計に推奨される。
[2] The Institution of Engineering and Technology (IET, was the Institution of Electrical Engineers, IEE), Professional Network on Functional Safety, `EMC and Functional Safety Resource List', from the `Publications & Downloads' page at http://www.cherryclough.com.
[3] Keith Armstrong, `Design Techniques for EMC,
Part 0 - Introduction, and Part 1 - Circuit Design and Choice of Components',
The EMC Journal, January 2006 pp 29-41, plus March 2006 pp 30-37, available from
http://www.compliance-club.com.
(日本語版は http://t-sato.in.coocan.jp/compliance.html で閲覧可能)
[4] Keith Armstrong, `EMC for Printed Circuit Boards, Basic and Advanced Design and Layout Techniques, 1st edition', Armstrong/Nutwood, January 2007, ISBN: 978-0-9555118-1-3 (softback perfect bound) or 978-0-9555118-0-6. For a contents list visit http://www.cherryclough.com. To order, email pam@nutwood.co.uk.
[5] Keith Armstrong, `Design Techniques for EMC, Part 4 - Shielding',
The EMC Journal, Issues 69-71, March, May and July 2007,
http://www.compliance-club.com.
(日本語版は http://t-sato.in.coocan.jp/compliance.html で閲覧可能)
[6] Keith Armstrong,
`Design Techniques for EMC, Part 3 - Filtering and Suppressing Transients',
The EMC Journal, September and November 2006, and January 2007,
from the EMC Journal archives at
http://www.compliance-club.com.
(日本語版は http://t-sato.in.coocan.jp/compliance.html で閲覧可能)
[7] Keith Armstrong,
`Design Techniques for EMC, Part 2 - Cables and Connectors',
The EMC Journal, Issues 64 and 65, May and July 2006,
from the EMC Journal archives at
http://www.compliance-club.com.
(日本語版は http://t-sato.in.coocan.jp/compliance.html で閲覧可能)
[8] Tim Williams and Keith Armstrong, `EMC Testing', a series in seven parts published in the EMC & Compliance Journal 2001-2, available from the `Publications & Downloads' page at http://www.cherryclough.com.
[9] John R Barnes, `Robust Electronic Design Reference Book, Volume I', Kluwer Academic Publishers, 2004, ISBN: 1-4020-7737-8.
[10] Tim Williams, `EMC for Product Designers, 4th Edition', Newnes, December 2006, ISBN: 0-750- 68170-5.
[11] Some free Transmission Line calculators:
a) http://www.emclab.umr.edu,
click on `PCB Trace Impedance Calculator';
b) http://www.amanogawa.com/index.html,
click on `Transmission Lines', then `Java Applets';
c) Microwave Office TX-Line Transmission Line Calculator:
http://web.appwave.com/Products/Microwave_Office/Feature_Guide.php?bullet_id=9.
[12] Freescale Application Note AN1051: `Transmission Line Effects in PCB Applications',
http://www.freescale.com/files/microcontrollers/doc/app_note/AN1051.pdf,
or visit http://www.freescale.com
and search its technical support documentation for AN1051.
1999年の最初のシリーズへの多数の訂正、改良、そして追加を示唆してくれた以下の人々に、 非常に感謝している： Feng Chen, Kevin Ellis, Neil Helsby, Alan Keenan, Mike Langrish, Tom Liszka, Tom Sato, そして John Woodgate。
これは、Keith Armstrong 氏が EMC+Compliance Journal 上で発表した文書を、 その許諾を得て 佐藤が翻訳したものです。 この翻訳については、原著者らはいかなる責任も持ちません。 これについての意見、質問などは VEF00200@nifty.com (T.Sato) 宛にお送り下さい。
2008-01-05