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翻訳: T.Sato
それから 8年のあいだに、この重要な技術に多くの著しい進歩があり、 多くの有用な新しい出版物があるので、この主題を再び述べる時期となったと感じた。
一般に、回路と PCB のレベルでの良い電磁両立性 (EMC) のための設計は 優れたシグナル・インテグリティー (SI) とパワー・インテグリティ (PI) を 自ずと達成することがわかり、 これは最小の総生産コストと最短の出荷までの時間を達成する最良の方法である ―― これは電子製品製造における成功のための現代的な処方である。 これは、私が書いたほとんど全てのものの背景となる、 両立性の向上と財務的な成功へのアプローチである。
従って、この記事の焦点は、 良い SI、PI、そして EMC を達成しながら新製品を市場にできる限り速やかに出すために必要な、 総生産コストの低減のための HDI 基板技術の使用となる。
それは、機械的にドリルできるよりも小さい、 全てのレイヤを貫通する必要なしに PCB の隣接するレイヤに行くことのできる、 直径 150μm (0.006インチ) 以下のビア・ホールの使用に基づく。 それは一般に「マイクロビア」と呼ばれ、埋め込む (buried microvia)、 あるいは封孔する (blind microvia) ことができる。
マイクロビアは、完成した PCB を作るためにそれらを貼り合わせる前に、 それぞれの隣接する銅のレイヤのペアのあいだのビアを レーザーで穴を開けてスルー鍍金することによって作られる。 最終的な結果が内部の銅のレイヤのあいだを接続するだけのビア・ホールである時、 それは埋め込みマイクロビア (buried microvia) と呼ばれる。 その結果が PCB の片側の外面のレイヤに接続されるが他方には接続されないビアである時、 それはブラインド・マイクロビア (blind microvia) と呼ばれる。 PCB を貫通して伝統的な方法で穴開けされて鍍金されたビア (スルーホール/めっき; THP) も、 埋め込みビアやブラインド・ビアとともに使用できる。
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| Figure 1: オリジナルの、基本的な HDI (マイクロビア) PCB 技術のいくつかの特徴 |
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| Figure 2: 現代的なマイクロビア技術のいくつかの特徴 |
マイクロビアの作り方は、それが常に片側、あるいは両側で閉じられ、 これはリフロー半田付けに際して半田が「奪われる」ことがないことを意味する。 銅を充填された、あるいは銅で封孔した THP ビアと同様、これは、PCB 面積を節約し、 また減結合電流ループのインダクタンスを低減することから PCB の減結合性能のために非常に良い、 パッド内ビアのレイアウトの使用を可能とする。 だが、もしブラインド・マイクロビアが銅で完全に充填や封孔されていないならば、 リフロー半田付け中にその中の小さい気泡が膨張した時に 半田接合部を損なわないことを確かとするように注意が必要である。
普通のスルーホール/鍍金 (THP) PCB 技術での問題の1つは、 それぞれのビアが全てのレイヤを貫通し、配線を困難にする傾向があることである。 しばしば、基板を完全に配線するために必要な THP PCB レイヤのが 10層に達した時、 それに伴う多数のビア・ホールが配線のための利益の低下をもたらすことがわかる。
追加されるそれぞれの THP レイヤは前のものよりも少ない配線経路を加え、しばしば、 10層が充分でない時、基板の層数が 16、18、あるいはそれ以上に急激に増加するのが見られる。
だが、マイクロビアは必要なレイヤのみを貫通し、 どれほど多くのレイヤが用いられるとしても、 追加されるそれぞれの HDI PCB レイヤが前のレイヤと同程度の配線を可能とする。
上記の点のため、THP と比較して、HDI 技術は単位面積当たり2倍のピン数を達成でき、 従って必要な PCB 面積を 40% 低減する。 それは、THP 設計が 10層以上を必要とするような場合に、 必要なレイヤの数を著しく減らすこともできる (そして基板のレイアウトを大幅に容易にもする)。 Mentor Graphics からの最近の示唆は、 高密度18層 THP PCB は HDI で実現すれば 10層しか必要としないであろうというものであった。
HDI 技術は最小の、最軽量の、そして最小電力の製品を作ることを助け、 携帯電話、そして玩具のような、様々なありふれた製品で見ることができる。 ある種の、高信頼、あるいは厳しい環境向けの製品は、 マイクロビアが THP ビアよりも本質的に機械的に堅牢であるという理由から HDI を用いる。 HDI PCB の設計についての基本規格は IPC-2315 [3] であり、 HDI 技術に関する他の多くの IPC 規格がある。
HDI に関する初期の記事のいくつかは、[7] [8] [9] [10] [11]、そして [12] である。 PCB に関する Coomb の本 [13] は HDI 技術に関する良い入門であると言われており、 [14] はおそらくは HDI に関する現代的な聖典である。
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| Figure 3: BGA の下の典型的な THP「犬の骨」パッド・パターン |
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| Figure 4: パッド内ビアの使用によるより BGA の下のより容易な配線 |
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| Figure 5: BGA の下の HDI はビアが規則的なグリッドにならなくても良いことを意味する |
| Figure 6: Xilinx Virtex-7 FPGA |
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| Figure 7: Xilinx Virtex-7 FPGA で用いられている HDI 基板の例 |
銅での封孔は、大量購入の場合で、ベア・ボード・コストを 10% 程度増加させる。 銅で封孔された試作品は、銅での封孔の工程を省き、 その代わりに封孔されるビアを高温半田で手で埋めることでコストを節約できる (BGA のリフロー半田付けのために充分に平坦な表面を維持するように注意)。 Figure 5 は、BGA の下の HDI パッド内ビアの使用が、 IC の下の PCB 内層の配線を容易にするように、 マイクロビアをパッドの境界内でどのように動かせるようにするかを示す。
Figure 6 と 7 は、この事例では主に半導体のダイ自身のコンタクト・パッドと PCB への半田付けを意図したかなり大きい間隔のコンタクト・パッドのあいだの ピン・スプレッダとして用いられている、IC の HDI 基板の例を示す。 この HDI 基板は、逆アスペクトや櫛形のもの ([15] と [16] を参照) を含む、 いくつもの特殊な減結合コンデンサも搭載している。
0.8mm から 0.25mm のピッチの BGA
(実際には、0.25mm ピッチはフリップ・チップ・デバイスのためのもの)
のための HDI 基板の配線についての非常に有用で詳細な情報は [17] で示されているが、
Viasystems からの特別な許可なしでのこの文書からの再掲は許されず、
この記事の出版締切りまでに許可を得る時間はなかった。
BGA デバイスの PI と SI における大きな問題は 充分に低いインピーダンスの給電網 (PDN) を達成することであり、 これは少なくとも部分的には THP を用いる時に その下に「ソリッド」な 0V と電源のプレーンを達成することが困難であることによる。
BGA の下の穴の開いた 0V プレーンは イメージ・プレーン効果 ([2] の 4.1章を参照) に伴うシールドの低下も意味し、 適度な EMC の達成のために 基板レベル・シールド (BLS) やより効果的なエンクロージャ・シールドの追加が必要となる可能性を高める。
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| Figure 8: 大き過ぎるトラック/スペース規則の THP の使用によって引き起こされた
大きなギャップを持つ、BGA の下の 0V プレーンの部分的なメッシュの例 |
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| Figure 9: THP に適切なトラック/スペース規則を用いた時の、
BGA の下の 0V プレーンの部分的なメッシュの例 |
Figure 8 はBGA のピッチに対して適度に小さいトラック/スペース規則を使用しなかった場合の影響を示すが、 Figure 9 は適切な規則の使用の利益を示し、これら双方は [19] から取られた。
1mm ピッチの BGA の下に完全にメッシュ状となった 0V と電源のプレーンを作れるようにするためには 175μm (0.007インチ) のトラック/スペース規則が必要であるが、 0.8〜1mm ピッチのためには 100μm (0.004インチ)、 0.5〜0.8mm ピッチのためには 50μm (0.002インチ) のトラック/スペースとなる。
しばしば、175μm 以下のトラック/スペース PCB 規則の使用を示唆した時、 それは BOM コストを増加させるので許容されないだろうという反射的な反応を得る。 BOM コストは無意味であり、問題なのは総生産コストであるという事実 ([20] を参照) を別として、 この反応は人々が現代的な PCB 技術を追い続けていないことを示す。
(これを得るためには大抵は中国の基板製造業者を探し回らなければならないものの) ここ数年は 100μm の量産は 175μm よりも高コストではなく、 50μm の量産は若干高コストとなるだけであるので、 PCB 技術と歩調を合わせないことは競争力の喪失に寄与する。 少なくとも試作に関しては、 いくつかの UK の PCB 製造業者 は 50μm トラック/スペースも可能である (例えば Merlin Circuit Technology)。
だが、0V や電源のプレーンの適切にメッシュ状とされた領域でさえも PI のために非常に良くはなく、EMC のために良いものとなるにはほど遠い。 だが、HDI 技術の基板のプレーンは (それに接続されずに通過する THP やマイクロビアの箇所を除き) 自ずからソリッドな銅のプレーンとなり、 そのタイプの積層で可能な最良の PI と EMC を与える。
実際、HDI のこの側面が、この PCB 技術の開発のそもそも理由の1つであった。 1990年代の近代の映画や TV シリーズを見るのをその監督が意図したよりも楽しめる点の1つは、 2014年の視点からは、 彼らが外部アンテナを持つレンガのような大きさの電子機器を耳に当てている間抜けに見える時に、 役者が当時の最新の携帯電話を本当にクールなものとして用いる方法である。 (将来の世代は、彼らの携帯電話は生まれた時に植え込まれる錠剤の大きさのモジュールで 脳と直接通信するものとなり、 我々の iPhone や Blackberry もあまりクールでないものと見ることに疑いはない!)
いずれにしても、話を戻すと、携帯電話製造業者が製品の大きさをレンガから ポケットやハンドバッグに容易に収まるようなものに縮小しようとし、 部品産業が 0201 や 01005 のサイズの受動部品、QFP や BGA の IC を作ることでそれに応じると、 必要となる THP ビアの数が、0V と電源のプレーンを脆い、 高インピーダンスのメッシュにするほど PCB 上の配線密度が高くなった。 これらのメッシュは、電話の 2W マイクロ波無線送信信号が マイクやマイクロプロセッサの回路に干渉するのを防ぐ助けにはあまりならなかった。
従って、HDI PCB 技術が開発されたそもそもの主な理由の1つは、 1900MHz まででさえも良い特性を持つ、連続した低インピーダンスの銅のシートである 0V (「グランド」や GND と呼ばれる) と電源のプレーン・レイヤを与えることであった。
Figure 1、2、及び 10〜17 は、 それに接続されずに貫通するように特に設計されていない限り マイクロビアがプレーン・レイヤに穴を開けないことをはっきりと示す、 多くのタイプの HDI 基板構造の断面を示す。 (それは単なる銅のまっさらなシートとなるであろうから、 上の Figure 8 と 9 と比較するために正面図を示す価値はない。)
だが、マイクロビアがプレーン・レイヤに穴を開ける場合でさえも、 プレーンへの短絡を防ぐために必要なギャップ (すなわち「アンチ・パッド」) は THP ビア・ホールの場合よりも大幅に小さく、 それが引き起こすプレーンのインダクタンスの増加、 そしてそれに伴う SI、PI、そして EMC 特性の悪化も小さいものとなる。
上記全ては、上で述べたように、 良い EMC と良い SI のために最もソリッドな 0V と電源のプレーンが必要となるデバイスの下や周囲に THP PCB 技術が著しいプレーン開口をもたらす時、 現代の IC、特にボール・グリッド・アレー (BGA) が用いられる時に非常に価値がある。
HDI 技術は次のような現代的な小さい IC パッケージの使用を容易にする:
これらのより小さい IC、そしてそれが可能とするより小さい PCB は、 そのより薄いパッケージが PCB の 0V プレーンにより近付け、 イメージ・プレーン効果がより強力になるので、 一般に優れた SI と EMC を達成するようにできる。 また、そのより小さいボンド・ワイヤとリード・フレームは その最初の共振よりも下での偶発的アンテナとしての効率が低いことを意味し、 その最初の共振はより高い周波数となるので、 そのデバイスの本体からの放射は小さくなる傾向がある。
だが、これらの非常に小さいデバイスでの問題は、 それらがより高いスイッチング・エッジとより高い周波数のノイズが PCB の電源と信号のトレースに伝導できるようにし、 これはエミッションを著しく悪化させ得ることである。 だが、[2] で述べられた高度な PCB テクニック全てが必要な時に適用されるならば、 それらは一般にそれが置き換えるより大きなデバイスよりも良い EMC を持つようにできる。
まず、2000年5月の IPC 調査は、 適当な量であれば HDI ベア・ボードを THP と同じ価格で購入できるだろうことを示した。 より最近では、[21] は 8〜10層以上を必要とする THP 基板を HDI で作れば層数とコストを下げられる筈であると言う (例えば配線のために 18層を必要とする THP 基板が、HDI では 10層しか必要としないかも知れない)。
だが、そのベア・ボードの価格が高いとしても、 8層以下の THP レイヤを必要とするであろう基板についてさえも、 HDI の大きさ、電力消費、そして特に電磁性能上の利点は製品の BOM コストを低減し得る
第二に、実際の生産コストではなく BOM コストに焦点を当てることは、 ありふれた経済的過ちである ([20] を参照)。
両面 PCB が最初に提案された時に、そして THP が開発された時に再び、 そして 4層 THP PCB が必要となった時に再び、そして 4層がもはや充分ではなくなった時に再び、 BOM コストの増加についての同じ不平があったことを覚えている。 THP から HDI への変化にも何も違いはない。 0.5mm (あるいはそれ以下) のピッチのミニチュア BGA、チップ・スケール、DCA、TAB、 あるいはフリップ・チップ・デバイスが用いられる時、 HDI はおそらくは EMC 適合の製品を低保証コストで市場に速やかに出し、 また競争力のある価格で販売するために必須である。
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| Figure 10: Viasystems の進化したマイクロビアのいくつかの例 [22] |
Viasystems [22] は、その断面を Figure 10 に示す、 以下のタイプの進化したマイクロビアをリストしている。
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| Figure 11: Mentor Graphics [23] による現代的なタイプのマイクロビアの例 |
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| Figure 12: IPC TYpe I HDI 基板構造 |
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| Figure 13: IPC TYpe II HDI 基板構造 |
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| Figure 14: IPC TYpe III HDI 基板構造 |
そもそもは、2つ以上のレイヤを通して接続するためにはマイクロビアは折れ曲がらなければならず、 これは Figure 1 と 11 で見ることができる。 だが、Figure 11 は、上の Figure 10 の進化したマイクロビアに対応する、 「スキップ・ビア」と「積層ビア」も示す。 これらの進化したタイプのマイクロビアは、 マイクロビアを用いての2つ以上のレイヤの接続が必要な時の基板面積の節約を助ける。
[23] で、Mentor Graphics は、Figure 12、13、及び 14 で示したような、 IPC 2315 [3] で定義された特定の「タイプ」の HDI 構造の分類も述べる。
IPC Type 1 HDI は、 ラミネートされたコアといずれかの/双方の面の高々1層のマイクロビア層から成る構造上で、 マイクロビアと THP ビアの双方を用いる。 使用されるマイクロビアは全て「ブラインド」であり、 これは「埋め込み」マイクロビアよりも作るのが安上がりである。
IPC Type II HDI 構造はマイクロビア、埋め込みビアを用い、THP ビアも用いるかも知れない (上の Figures 1 と 2 のように)。
IPC Type III HDI 構造はマイクロビア、埋め込みビアを用い、THP ビアも用いるかも知れない。
[3] では IPC Type IV、V、及び VI HDI 構造も定義されているが、[23] では 「それらは製造が高価で、 BGA ブレークアウトと配線が課題となる高密度 PCB ではそれらはおそらく不要である」 ことから述べられていない。
[22] と [23] 以外に、 進化した現代的な HDI PCB の設計と製造についての詳細なオンラインの情報が多くある ―― 例えば [24] と [25]。
Figure 12、13、そして 14 の積層は全て、 マイクロビア、及び/もしくは THP ビアを含む FR4 かポリマーのプリプレグ「ビルドアップ」層とともに、 FR4 タイプのコア材を用いることに注意されたい。 THP ビアを持つ FR4 や類似の安価な布状の誘電体はコストを低く保つために用いられ、 これが [23] の基礎となる仮定のようである。
だが、異なる温度係数と吸湿率 (FR4 は吸湿性である) を持つ異なるレイヤ材の使用は、 積層内の層の間に異なる力、歪みが生じるであろうことを意味し、 特に温度や湿度が繰り返して大きく変化する場合、剥離が現実に起こり得る。
コストは上がるが、全ての層に同じ材質 (マイクロビアに適したポリマー、液晶ポリマー、あるいはその他の非繊維材となろう) を用いることが常に可能である。
これは剥離の可能性を下げるであろうし、 (FR4 はそのガラス繊維のために誘電率が変動する、非常に高損失の素材であるので) 高速、高周波、あるいは高データ・レート信号の SI の上でも有利であろう ([2] の 6.5章を参照)。
また、上で述べたように、 内層に達するために埋め込みマイクロビア、あるいは積層マイクロビアを使用することは、 (少なくとも、THP レイヤの層数が 10を超えたならば) より少ないレイヤの使用を、そしておそらくは総コストの節約を意味する。
従って、Figure 12、13、及び 14 の THP ビアを持つ FR4 層の使用は、おそらく そのようなレイヤの数が少ない場合に最小コストのアプローチとなるだけであるように思われる。
全面的にマイクロビアを使用し、多数の THP ビアの使用を可能な限り避けることが、 SI、PI、そして EMC を考慮する時、 そして配線全てを収めるために THP レイヤの層数が 10層以上となるであろう時、 おそらく総合的に最も対費用効果の良いアプローチであるように思われる。
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| Figure 15: EMC と PI のための良い HDI 積層 ([23] より) |
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| Figure 16: EMC と PI のための良い HDI 積層の例 ([23] より) |
この議論では、前の章の最後で議論した、 基板の全ての層でマイクロビアを使用して多数の THP ビアを可能な限り避けることの 総合的な費用上の利点についての話題を脇に置くが、 勿論、それはどのような積層でも当て嵌る。
[23] の Mentor Graphics のガイドラインは Figure 15 で示す積層を推奨する。
Figure 16 は Figure 15 の積層の使用の一例を示す。
隣接する電源 (すなわち Vcc) プレーンを持つ 0V (すなわち GND) プレーンを 外層 (上面と下面) に持つことは、 良い生得的なシールドと分布層間容量をデバイスのすぐ下に与える。
層間容量は、 IC をこれらの2つのプレーンに接続するビア・ホールの長さによって引き起こされる ごく僅かな直列インダクタンス ([2] の 5.3章を参照) しか持たないため、 300MHz 以上で良い減結合を与える。
基板の外層の 0V プレーンには、勿論、 その上に実装されるデバイスのための半田パッドのためのギャップで穴が開けられる。 だが、BGA のような現代的な大きな IC は通常はピンの 50% 近くを 0V に割り当てており、 0V プレーンの穴の数は少なくなる。 上で述べたように残された 0V プレーンの開口のメッシュを最大とすることが強く推奨される。
外層を引かれるトレース (例えばマイクロストリップ・トレース) がなく、 配線全てがパッド内ビアによって半田パッドに接続される内層で行なわれる限り、 外層の 0V プレーン層の開口が基板の生得的な遮蔽を弱め過ぎる状況に対処するために 基板レベル・シールドを使用できる。
これが、エンクロージャのレベルでの遮蔽の必要性を避けることができる、 [2] の 4.6章で述べた「完全に遮蔽された基板アセンブリ」の基礎である (そして、今日ではほとんどの/全ての携帯電話がこの方法で設計されている)。
Figure 15 と 16 の積層は、IC 減結合コンデンサを デバイスの同じ側に配置することでも利益を得られる。 最良の減結合を与えるとともに、これはデバイスの下の 0V ビアの数を最小限とし、 より少ないプレーン開口をもたらし、基板の配線を容易にする。 勿論、良い SI と EMC のために信号リターン経路を改善するために 依然としてデバイスの下にいくらかの 0V ビアが必要となるであろうし、 それらのあいだの空洞共振を懸念されるよりも高い周波数に押し上げるために 0V プレーン全てを互いに接続する 0V ビアのグリッドも必要となるであろう (PCB 内の空洞共振の抑制について詳しくは [2] の 4.2.8章と 5.3.6章を参照)。
[23] は「BGA の下の適切な、多過ぎない数の GND ビアでリターン経路を管理すれば、 実際にこの手法の使用による不利な点はない」と言う。 それはコストを加えるであろうものの、 これらの積層は積層マイクロビアの使用から利益を得られる。 そして、これらの積層では、以下の手法の使用による、 基板寸法、製品の質量と寸法、そして総生産コストの低減の機会もある:
[26] の GRU シリーズのようなディスクリートのコンデンサを埋め込むのと同様、 あるいはその代わりに、これらの積層は、0V と電源のプレーンのあいだに非常に薄い、 理想的には 50μm (0.002インチ) 以下の誘電体を用いて層間減結合容量を大幅に増加させることで、 利益を得られる。
プリプレグ層でのそのような薄い FR4 やその他の使用での主な問題は品質と歩留まりに関係し、 往々にして、 例えば [29] [30] [31] やその他のプロプリエタリの「埋め込み容量」基板材を用いた方が良い。
平方センチメートル当たり数 nF までを提供できる、 非常に薄い (3μm、0.00012インチまで) が丈夫な素材から作られた、 ほとんどの PCB 生産工程に耐える両面 PCB ラミネート・コアがある。 良い製造業者は、短絡がないことを保証するために、 そのようなラミネート材を DC 500V での個別での試験に合格したものとして供給する。
そのような高静電容量コア・ラミネート材を用いることで、 (10μF 以上の「バルク」減結合コンデンサ以外の) 全ての減結合コンデンサを不要とできる。
結果的な、コンポーネントのコストの節約、基板面積の低減、そして基板アセンブリの歩留まりの改善は、 プロプリエタリの埋め込み容量ラミネート材の使用の追加コストを上回ることができ、 総生産コストの一層の低減、そしてより小さい、より軽い製品の達成を助ける。
これは、より高コストな、進歩した PCB 生産テクニックを使用して収益性を改善する別の例であるが、 収益性を改善する方法は全てで最も安価なものを用いることであると信じているように見える、 ベア・ボード・コストを増加させるかも知れないもの全てを自動的に無視する多くの人々に出会っている。 私がその時々の記事で示したいと思っているように、 現実はそのような単純化したアプローチで扱えるよりも複雑である。
管理された特性インピーダンスが必要な場合は特に、 0V や電源のプレーン・レイヤのいずれかに対してトレースを引くことが一般的である。 だが、大きな IC (特に BGA) は、通常、 しばしば電源プレーン・レイヤを異なる電圧の領域に分割することを必要とする、 複数の電源プレーンを必要とする。 私は、トレースがプレーンの分割を横切らなければならないならば これが SI、PI、そして EMC のために悪いことを指摘した最近の記事 [32] で、これを述べた。
Figure 15 のような積層が良い SI、PI、及び/もしくは EMC を得るために用いられる場合、 この問題も顕著となり得る。 デバイスとそのトレースが対応する電源プレーン内に留まるように配置できることも多いが、 おそらく最も容易な解決策は、[32] で述べられているように、 全ての分割された電源プレーンを2つのソリッドな 0V プレーンで挟み込むことであろう。 これは埋め込まれた層間減結合容量を増加させるという追加の利点も持つ。
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| Figure 17: Lode Decapmaker が示唆する積層 |
電源ピンは外面の 0V プレーンを貫通して次のレイヤの電源プレーンに達する標準的なマイクロビアを用い、 信号ピンは電源プレーンの次のレイヤの信号配線レイヤに達するためにスキップ/積層ビアを用いる。
両側の 0V と電源のプレーンのあいだの単位面積当たり静電容量の高い埋め込み誘電体、 例えば、厚さが 3μm (0.00012インチ) しかない、 6.2 nF/cm2 (40.01 nF/inch2) を与える 3M の ECM Type C4003 の使用のため、 (「バルク」以外の) 減結合コンデンサは不要である
Lode は、そのような非常に高静電容量の埋め込み誘電体の使用は 電源プレーンの分割を横切るトレースによって引き起こされる SI と EMC の問題を低減し、 上で述べた追加の 0V プレーン・レイヤ、 あるいはリターン経路内の追加のコンポーネント ([2] の 4.4章を参照) の使用の必要性を下げるという、 非常に合理的な示唆を行なっている。 明確化のため、マイクロビアの寸法 (図示された BGA が 0.5mm から 1mm のボール・ピッチの場合、 通常は図示された寸法の 0.5倍から 0.25倍のあいだとなろう) を大きくし、 埋め込み高静電容量誘電体の厚さも誇張している。 上でコピーした [23] の図と対応させるために、 外面のマイクロビア・レイヤのペアの内側に信号の配線のための THP ビアを持つ FR4 ラミネーションを示し、 Lode の示唆を図示した。
だが、既に述べたように、そのような誘電体の複合を用いる時は剥離が懸念され、 THP レイヤの数が 10層以上となると、 その代わりにマイクロビア・レイヤを用いて実現した方がコストを節約できるかも知れない。 全面的にマイクロビア・レイヤを用いることで、より良い EMC 性能を低いコストで、 より少ないレイヤ数で達成できるかも知れない。
異なる HDI 基板サプライヤでは生産テクニックは異なるかも知れず、 異なる PCB レイアウト・テクニックを必要とするかも知れない。 従って、それが SI、PI、あるいは EMC に何らかの困難をもたらすかどうかを知るために、 常に、使おうと考えている HDI PCB サプライヤに PCB デザイン・ルールと従う必要がある制約事項を確認すべきである。
サプライヤはサンプルを要求されている時にはそれとわかり、 そのサンプルを厳格に試験するであろうが、 往々にしてその量産品を製造業者から受け取った時には全く試験されていないので、 このシナリオには潜在的な問題がある。
従って、ある複合誘電体積層材が必要な年数にわたる最悪条件の環境を模擬する試験に合格した時でも、 それは量産品がそうであろうことを意味せず、 従って検収での適切なロット検査が必要である。 所定の合格品質水準 (AQL) の達成のために どの程度の無作為のサンプルを試験しなければならないかには標準的な規則がある ―― 例えば [33]。
納入されたベア・ボードのロットからサンプルを取り、 加速寿命試験、そして剥離強度試験に掛けるべきである。 これらの試験に合格したロットのみが、生産での使用を許される。
勿論、あなたがこれを行なうことをサプライヤが知っていれば 彼らは低品質の基板をあなたの生産プロセスに潜り込ませようとする時に考え直すであろうが、 それでもいずれにしてもロット試験を行なう必要がある。
同様の品質保証問題はインピーダンスが管理されたトレースでも生じる; [2] の 6.4.4章と [34] を参照。
[2] “EMC for Printed Circuit Boards, Basic and Advanced design and layout techniques”,
Edition 2, Nutwood UK December 2010, ISBN 978-0-9555118-5-1,
full colour graphics throughout, available only from
http://www.emcacademy.org/books.asp.
This book is not available via Amazon or other distributors,
who might indicate that it is out of print when in fact it is not
because it is printed on demand.
This 2nd Edition is identical to the 1st Edition except for size and format
- so if you already have the 1st Edition there's no need to buy the 2nd!
[3] IPC-2315, “Design Guide for High Density Interconnects & Microvias”, and a number of other standards and guides on HDI, Build-up, and Microvia PCB technology, including IPC-2226, IPC-4104, IPC-6016 and IPC-9151, can be purchased on-line from IPC at http://www.ipc.org
[4] “Multi-Chip Module”. http://en.wikipedia.org/wiki/Multi-chip_module
[5] “Package on Package”, http://en.wikipedia.org/wiki/Package_on_package
[6] “HDI's Beneficial Influence on High-Frequency Signal Integrity, Parts 1 and 2”,
Happy Holden, available via Mentor Graphics' index at
http://www.mentor.com/techpapers/fulfillment
(search for HDI), or direct from:
http://www.mentor.com/products/pcb-system-design/techpubs/hdi-s-beneficial-influence-on-high-frequency-signal-integrity-part-1-7404,
and
http://www.mentor.com/products/pcb-system-design/techpubs/hdi-s-beneficial-influence-on-high-frequency-signal-integrity-part-2-7405.
There are many other useful papers on HDI available from this Mentor Graphics index,
if it is searched for `HDI'.
[7] “Signal Integrity and HDI Substrates”, Dr Eric Bogatin, The Board Authority, Vol 1(2), A supplement to Circuitree Magazine, June 1999, page 22, available via the list of articles and technical papers at http://www.bethesignal.com, or direct from www.bethesignal.net/bogatin/bts022-signal-integrity-p-167.html?cPath=23
[8] “Cost-Effective Use of Microvias”, Charles Capers, Printed Circuit Design, March 2003, Vol. 20 Issue 3, p14, http://connection.ebscohost.com/c/articles/9223337/cost-effective-use-microvias
[9] “Microvias and RF - ready for 10GHz?”, Ron Neale, Editor, Electronic Engineering, August 2000 pp 59-62, https://getinfo.de/app/Microvias-and-RF-ready-for-10GHz/id/BLSE%3ARN082408538
[10] “The via squeeze”, Charles L Lassen and Mark V Christensen, IEEE Spectrum, Volume 36, Issue 10, October 1999 pp 36, 38-41, http://ieeexplore.ieee.org/iel5/6/17247/00795606.pdf
[11] “Deep Microvias in Next Generation System Design”, Leigh Eichel, International Cadence Users Group Conference 2003, http://www.amphenol-tcs.com/doc?id=36 (may also be available via: http://www.teradyne.com/prods/tcs/resource_center/whitepapers.html)
[12] “How To Get Started in HDI With Microvias”, Happy Holden, Mentor Graphics Technical Paper Series, http://www.mentor.com/pcb/resources/overview/how-to-get-started-in-hdi-with-microvias-6c012699-5d73-4596-aeec-0ce7de663a3d
[13] “Printed Circuits Handbook”, by Clyde Coombs, Edition 6, October 2007, ISBN: 9780071467346, https://www.mcgraw-hill.co.uk/html/0071467343.html
[14] “The HDI Handbook”, by Happy Holden, John Andresakis, Eric Bogatin, et al, http://www.hdihandbook.com
[15] “Low Inductance Chip Capacitors, InterDigitated Capacitor (IDC)”, http://www.avx.com/docs/Catalogs/liidc.pdf, and “IDC Low Inductance Capacitors (RoHS), 0306/0612/0508 IDC (InterDigitated Capacitors)” from http://www.avx.com/docs/catalogs/w2lw3l.pdf
[16] “8-Terminal Type Low ESL Capacitor Ideal for Power Supply Decoupling of High-speed Operation IC”, from http://psearch.murata.com/capacitor/lineup/lla/ and http://psearch.murata.com/capacitor/lineup/llm/
[17] “Solutions Beyond Limits”, Viasystems Group, Inc., IPC Northwest Design Council , July 26, 2012, http://dcchapters.ipc.org/assets/pnw/presentations/20120726_microbga.pdf
[18] “Power Integrity Effects of High Density Interconnect (HDI)”, by Happy Holden, available via Mentor Graphics' index at http://www.mentor.com/techpapers/fulfillment (search for HDI) or direct from: http://www.mentor.com/pcb/resources/overview/power-integrity-effects-of-high-density-interconnect-hdi--a4c6125f-12b7-4a4d-9d51-1323cc4a8552
[19] “PCB Layout Recommendations for BGA Packages”, Lattice Semiconductor Technical Note TN1074, September 2013, http://www.latticesemi.com/~/media/Documents/ApplicationNotes/PT/PCBLayoutRecommendationsforBGAPackages.pdf?document_id=671
[20] “BOM cost, and profitability”,
Keith Armstrong, in the EMC Journal, Issue 82, May 2009, pp 32-34,
http://www.compliance-club.com/Archive.aspx
和訳: BOM コストと収益性
[21] “Microvias in Printed Circuit Design”, Kevin Arledge and Tom Swirbel of Motorola Land Mobile Products Sector, http://www.eetasia.com/ARTICLES/2000FEB/2000FEB24_SMT_ICP_AN.PDF?SOURCES=DOWNLOAD
[22] “HDI and Advanced HDI”, Viasystems Group, Inc., http://www.viasystems.com/technology/hdi.html
[23] “HDI Layer Stackups for Large Dense PCBs”, by Happy Holden and Charles Pfeil, Mentor Graphics, July 2007, http://communities.mentor.com/mgcx/servlet/JiveServlet/downloadBody/1128-102-1-1183/hdi%20_layer_stackups_for_large_dense_pcbs.pdf
[24] “HDI Printed Circuit Boards”, NCAB Group, http://www.ncabgroup.com/wp-content/uploads/2012/01/hdi_presentation_110913.pdf
[25] “HDI”, by Kenneth Jonsson and Bo Andersson, NCAB Group, http://www.dnu.no/arkiv3/HDI%20-IPC%20presentation_Norge%20090924-2.pdf
[26] “PCBs With Embedded Components Emerge for Capacitors”, introduces the GRU series of embedded capacitors, http://www.murata.com/products/article/pdf/ta10d1.pdf
[27] “Plated Additive Resistor Technology”, describes MacDermid's `M-Pass' resistive layer technology, http://aept.ncms.org/presentations/09%20MacD%2001'30'2003.pdf
[28] “Shocking Rules and Material Remove ESD Risk in Allegro PCB Smartphone Designs”, by Team Allegro on June 27, 2012, http://www.cadence.com/Community/blogs/pcb/archive/2012/06/27/shocking-rules-remove-esd-risk-in-allegro-pcb-smartphone-designs.aspx
[29] “Buried Capacitance® Technology”, http://www.sanmina.com/pdf/solutions/pcbres/buried_capacitance_technical_0106.pdf, and http://www.sanmina.com/pdf/solutions/bc.pdf
[30] “Reduce PCB Impedance, Noise, and EMI and Simplify PCB Layout”, describes 3MTM Embedded Capacitance Material (ECM), http://solutions.3m.co.uk/wps/portal/3M/en_GB/EmbeddedCapacitanceMaterial/Home/
[31] “Faradflex” from Oak-Mitsui, http://www.faradflex.com and http://www.oakmitsui.com/pages/advancedtechnology/faradflex.asp
[32] “Suppressing ICS Which Have BGA Packages and/or Multiple Power Rails”,
Keith Armstrong, EMC Journal Issue 107, July 2013, pp 24-28, available from
http://www.compliance-club.com/Archive.aspx
和訳: BGA パッケージ、及び/もしくは複数の DC 電源レールを持つ IC の抑制
[33] “What is the “AQL”,and When is it Applicable?” in “Quality Inspection Tips - Practical advice for importers sourcing in Asia”, by Renaud Anjoran, 28 November 2011, http://www.qualityinspection.org/what-is-the-aql/
[34] “Printed Circuit Board (PCB) Test Methodology”, Intel Corporation, Revision 1.6 January 2000, http://download.intel.com/design/chipsets/applnots/29817901.pdf
これは、EMC+Compliance Journal に掲載された記事を、 その許諾を得て T. Sato が翻訳したものです。 この翻訳については、原著者らはいかなる責任も持ちません。 これについての意見、質問などは VEF00200@nifty.com (T.Sato) 宛にお送り下さい。
Last update: 2014-05-05