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翻訳: T.Sato
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| Figure 1: BGA パッケージの Intel Core i5 マイクロプロセッサの例 |
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| Figure 2: BGA パッケージの Xilinx FPGA の例 |
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| Figure 3: ON Semiconductor の、ASIC のために用いられている、
BGA パッケージを用いた、内部 110nm プロセス・テクノロジの例 |
勿論、当時でさえもこのルールへの例外はあったが、上の説明は、 ほとんどのデジタル・ロジック設計者がほとんどの日々用いていたデバイスを述べるだろう。
今日、IC は依然として黒い (黒っぽい) が、しばしばより大きく、はんだごてが届かない、 1面のほとんど/全体を覆って格子状に並ぶ1000本以上のピンを持つことがある ―― これはボール・グリッド・アレー (BGA) パッケージとして知られる。 そして、往々にしていくつかの DC 電源レールを用意する必要がある。
これらの IC は10億個以上のトランジスタを含むことがあり、例えば次のようなものであり得る:
プリント配線板 (PCB) 設計をカバーするほとんどの EMC 設計の教科書 (私の [1] と [2] を含む) は BGA に関係する EMC の話題をカバーしておらず、 したがってエミッションの低減とイミュニティの向上を助ける短い記事を書く価値があると考えた。
HDI 基板技術は、そもそもは携帯電話の 0V プレーンを 穴の (あまり) ないソリッドな銅のシートとできるように開発され、 「マイクロビア」PCB 技術と呼ばれることが多いようである。 完成品の PCB を作るために貼り合わされる前にそれぞれのレイヤが穿孔されてメッキされることから、 それは「ビルドアップ」とも呼ばれる。
HDI の基礎となる規格は IPC-2315 (www.ipc.org) であり、
その EMC 上の利点は [2] の 7.5章で述べられている。
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| Figure 4: 6層 HDI (「マイクロビア」) の例 |
私が HDI の使用を示唆した時の通常の反応はそのコストへの恐れである ―― だが、これは10年以上前から正しくない、古い反応である。 IPC (Institute of Printed Circuits) の 2000年の調査は HDI 基板を THP と同じコストで購入できることを見出しており、 埋め込みビアの使用を避けられればそれはコストのさらなる低減を助ける。
Mentor Graphics の HDI 専門家である Happy Holden からの最近のアドバイスは、 例えば高密度18層 THP は HDI を用いれば 10層だけを必要とするであろうから、 8〜10層以上を必要とする基板は HDI で作った方が低コストであるというものである。 だが、より低い密度と少ない層数においても、HDI PCB 技術の EMC、シグナル・インテグリティ (SI)、そしてパワー・インテグリティ (PI) での利点は、 HDI PCB を古い THP よりも対費用効果の良いものとし得る。
2008年5月、UK のみで 32社のマイクロビア基板製造業者があった。 HDI は PCB レイアウトに THP とは異なるアプローチを必要とし、 一部の PCB EMC テクニックは使用できないかも知れない。 基板製造業者によって製造テクニックが異なるかも知れず、 異なるレイアウト・テクニックを必要とするかも知れないので、 基板のレイアウトの開始の前に選択した製造業者に確認することが重要である。
マイクロビア (HDI) PCB 技術の重要な EMC 上の利点は、 その非常に小径の層間貫通孔は閉じられ、基板の表面や裏面の接続部からはんだを吸い込まず、 それらを BGA はんだ付けパッドの中央に置けることを意味することである。
だが、BGA を THP PCB 上で使用する時、 伝統的な「ドッグ・ボーン」形パッドを避けて基板面積を節約するために、 ビアを銅で埋めるか覆うことで、「ビア・イン・パッド」テクニックを用いることが可能である。 量産では、これはベア・ボードのコストを 10% 以上増やさない筈である。 試作品の価格を抑えるためには、基板にはんだペーストを印刷し、部品を置き、 はんだリフロー炉に通す前に、これらのビアを手作業で高融点はんだで埋めることができる。
SI、PI、及び EMC の達成を非常に困難でコストを要するものとし、 しばしばプロジェクトを著しく遅延させる、 BGA の下のプレーン領域全てを完全になくすトラック - ギャップ基板レイアウト・ルールを用いる PCB 設計者をしばしば見る (2000年以来、遅延は BOM コストの増加よりもプロジェクトにとって重要である ―― [3] と [4] を参照) (BOM = 材料費)。
IC の 0V と電源のピン全てとそれに対応する DC 電源とデカップリング・コンデンサに 実現可能な最小のインピーダンスで接続するために、BGA の下の 0V と電源のプレーンに 少なくとも連続したメッシュ (グリッド) を達成することが重要である。
1mm までのピッチのボールの BGA の下のプレーンで完全なメッシュやグリッドを作るためには 175μm 以下のトラック - ギャップ・ルールが必要である。
完全なメッシュを維持するためには、1mm から 0.8mm のあいだのボール・ピッチは 100μm 以下の、
そして 0.5mm のピッチは 50μm のトラック - ギャップを必要とする。
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| Figure 5: BGA の下のメッシュ上の 0V ベタを持つ信号レイヤの例 |
プレーンでの大きすぎるクリアランス・ホールの使用における問題は、 それらが互いに食い込んでプレーンに大きなギャップを作り、 そのインピーダンスを著しく増加させることである。 Figure 5 は「ダンベル」形のプレーン・ギャップを作るように互いにくっ付き合う いくつかのクリアランス・ホールのペアを示しているように見えるが、 これはその図での使用を選択したピクセル化によるものである。
だが、拡大すると、0V ベタの中の 100μm のクリアランス・ホールは互いに食い込んでおらず、 どのビアのペアのあいだにも製造可能な太さの銅の網 (少なくとも 100μm 幅) が存在する。
ここでも、175μm 以下のトラック - ギャップ・ルールの使用を示唆すると、 しばしば価格についての不平を唱える人々に出会う ―― だが、このサイズのトラック - ギャップは、2000年以降、割増費用なしで入手可能となっている。
そして、2009年頃以降、海外の大量生産製造業者からの 100μm のトラック - ギャップの PCB の割増費用なしでの購入が非常に容易になっている。
私の経験は、設計者が 100μm のトラック - ギャップに基づく見積りを要求した時、 マネージャが依然として BOM コストが最も重要な問題であると誤解しているために拒否するような、 通常のデザイン・ルールで予期されるよりも高い価格を出す、 PCB 供給者との長年の関係を企業のほとんどの購買担当者が築いていることを明らかとするようである。
私の記事を普段から読んでおられる方には、 そのような拒否は2つの主な理由で誤っていることがわかるであろう。
これまで何年ものあいだ、 少なくとも部分的には BGA の下のプレーンのギャップによって引き起こされた 良くない EMC によるプロジェクトの遅延を生じていたそれぞれの顧客に 私が 100μm トラック - ギャップ PCB デザイン・ルールを推奨した時、 彼らはそれは高価過ぎるであろうと返答してきた (だが、上の a と b を参照)。 それぞれの場合、私は彼らの企業の購買担当者に職務を果たして購入先を探すように強く勧告し、 彼らはそうして、そのような PCB を余分な費用なしで購入できることを見出した。
全ての人は、この世界では、探し回ることなしに 最良の価格のものを手に入れることはできないことに気付くべきである。 時には、最良の価格は、彼らがどのような価格切り下げの提案を「失念」していたかによらず、 彼らとの取引を継続する義理に頼ることを望んでいる、 長年用いてきた供給者そのものからのものかも知れない。
(勿論、これは未承認の供給者、とくにグレー・マーケットからの購入についての議論ではない! 古くから言われるように: 安物買いの銭失い。 それが言われた時、今日あるように、 組織的犯行として行なわれている偽造部品の世界的詐欺と争わなければならないわけではなかった。)
試作のためには、50μm トラック - ギャップまでを扱える UK の PCB 製造業者 (例えば Merlin Circuit Technology) があり、 私は、かつては大量生産にのみ関心を持っていたが、 ほとんどいかなる層数の試作基板についても非常に短いターンアラウンドと 妥当な価格を示すようになっている中国の PCB 製造業者からのメールを毎日沢山受け取っている。
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| Figure 6: 4つの DC レールを持つ BGA のための電源プレーン・レイヤの概観 |
IC の、ある電源レール電圧 (例えば 3.3V) から給電される回路に関係する全てのピンが、 その電源プレーンの領域内にあることに注意されたい。 それらのピンを使用するようにする将来の変更がレイアウトに多過ぎる変更を必要とし、 EMC 特性の大きな変化のリスクを増加させないように、 これは FPGA のプログラムされていないピン全てにも適用される。
0V プレーンと隣接する分割された電源プレーンとのあいだの間隔は、できる限り小さいべきである。 50μm の間隔がより一般的となっており、 プロプリエタリの 8μm までのより小さい厚みの絶縁材の両面銅ラミネート (例えば「Faradflex」 ―― www.faradflex.com) の使用も同様である。
そのような小さい 0V - 電源プレーン間隔はそれらの分布減結合容量を最大とし、 これは 300MHz 以上での低電源インピーダンスの維持を助ける (これはデカップリング・コンデンサのみでは行なえない ―― [1] の 7.5.3章と 7.5.4章を、そしてより詳しくは [2] の 5.3章を参照)。
それらは 0V プレーン内のリターン電流が電源プレーンでカバーされる領域を 非常にローカルに流れることも確かとし、分離の維持を助ける (異なる回路領域のあいだのノイズの結合、あるいはクロストークを低減する)。
PCB 実装型コンポーネント全てのプロファイルもできる限り低く維持しながら、 隣接する 0V プレーン (そして基板の積層内の他の 0V プレーン全て) が 全ての電源プレーンの、そして全てのトレース、パッド、そして PCB 実装型コンポーネントの境界を超えて 少なくとも 3mm、望ましくはより大きく拡がるべきである ([5]、[1] の 7.4.1章と 7.4.6章、そしてより詳しくは [2] の 4.2.1章を参照)。 10mm 以上の幅の 0V プレーンの「堀」は、EMI の抑制のために良い考えであろう。
PCB に大きな穴が開けられる場合 (EMC のために良い考えではない) も、 その内縁の周囲の 0V プレーンに少なくとも 3mm の堀があるべきである。
これは、アセンブリのより高いレベル (例えば組み立てられた PCB) での達成には 往々にしてよりコストを要する EMC 上の利点を与える、 だが重要なのは EMC 適合の製品の生産の総コストであって EMC 試験前の組み立てられた PCB の BOM コストではないことを理解していないマネージャが しばしば拒否する、 アセンブリのベア・ボードのレベルで実現された時にあまりコストを要さない 良い EMC テクニックのもう1つの例である。
勿論、私は、0V プレーンの堀の使用は、いずれもコストを加える、 PCB の寸法全体の増加、及び/もしくはより小さい部品、より多くの基板の層数、 HDI 技術などの使用による部品密度の増加を意味することに気付いている。 だが、このコストの増加は、設計プロジェクト全体の財務的リスクの低減、 そして (最もありそうな) 総生産コストの低減のための方法として受け入れ可能である。
これは、EMC 適合試験への不合格の潜在的に財務上破滅的な状況
――有効かも知れない唯一の解決策が
ほぼ確実にプロジェクト全体を台無しにし得る出荷までの時間の遅れを引き起こし得る――
に陥らないことを確かとすることをこのアプローチが助けるためである ([3] と [4] を参照)。
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| Figure 7: 単一の電源プレーン・レイヤがいくつかの DC プレーン領域に分割される時の
コンポーネントとトレースの隔離の例 |
電源プレーン領域を流れるリターン電流の一部が制御されず、 エミッションとイミュニティの問題とともに、SI と PI の問題を引き起こすであろうから、 分割された電源プレーン・レイヤに隣接する層を引かれるトレースは その層のプレーン領域のあいだの分割を横切ってはならない。
(RF におけるほぼ全ての良い EMC 設計工学プラクティスは、 全ての「リターン」電流 (浮遊結合によって引き起こされるものを含む) に その「往路」の電流が取る経路の物理的に非常に近くの経路を与えるという 単純な規則に縮めることができる。 0V プレーンと全く同様、 トレースはその経路に隣接する電源プレーン領域の縁に近付き過ぎるべきではない (Figure 7 の左右の矢印で示すように)。
プレーン分割 (その分割が 0V と電源プレーンのいずれであれ) を横切らなければならない全てのトレースは、 フィルタ、電気的絶縁などによる抑制を必要とするかも知れない ―― [2] の 4.4章を参照。
回路の PCB の異なる領域への隔離は、 ソリッドな (連続した、損なわれていない) 0V プレーンに次ぐだけの、 非常に重要な EMC テクニックであり、 [1] の 7.2章と [2] の 2章で述べられている。
残念ながら、複数の DC 電源レールを持つ IC は 分割された電源プレーンに関係する隔離された PCB 領域のそれぞれに属し、 それらの領域での PCB レベルでのシールドの有効性を制限する。 だが、現実のエンジニアリングでは、(残念ながら) 全てを手に入れることはできない! 時には、例えば基板が片面か両面に実装された複数電源の IC を持つ場合のように、 全ての電源プレーンを PCB の単一のレイヤに閉じ込めることが実際的ではない。 例えば、私の顧客の一件では、それぞれのレイヤがいくつかの電源プレーン領域に分割された 4つの電源プレーン・レイヤを必要とするほど多数の FPGA が PCB の両面にあった。
ここでの問題は、プレーン・レイヤ間の浮遊容量と浮遊インダクタンスが それらのあいだのノイズの結合 (クロストーク) を引き起こすことである。 従って、例えば、2.5V DDR メモリに関係する非常に高周波のノイズが 「通常」の 3.3V 電源プレーンに結合して関係する回路を循環し、 悪い SI、そして悪い EMC をもたらす悪い PI を引き起こし得る。
コア・ロジック電源プレーン (典型的には 0.8V から 1.2V のあいだ) は、
往々にしてそのような状況の主犯となる。
それらのプレーンの電流と電圧のノイズは、通常は大きさ (数アンペア、時には数十アンペア) と
周波数 (少なくとも 10GHz まで) の双方について激しいものであり、
物理的に小さいコア・ロジック電源プレーンが PCB 全体とそれに接続されたケーブル全てを
RF ノイズで容易に「汚染」し、SI と PI、そして勿論 EMC での大きな問題を引き起こし得る。
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| Figure 8: 隣接する異なる電圧の電源プレーン・レイヤのあいだの
ノイズの結合の低減のための 0V プレーンの追加の例 |
基板の分割された電源プレーン領域を含むそれぞれのレイヤを 2つのソリッドな (すなわち連続した、損なわれていない) 0V プレーンで「挟み込む」 (例えば Figure 8 のレイヤ 7、8、及び 9 でそうしたように) ことは、 電源プレーンに埋め込まれた減結合容量を増加させる利点も持つ。
そして、追加の利点の1つは、信号トレースがプレーンの分割を避ける必要がなくなり、 追加の基板レイヤの追加のコストと引き換えに信号レイヤの引き回しにおける制約を緩和することである。
私は、分割された電源プレーンを含むそれぞれのレイヤを2つのソリッドな 0V プレーンで挟み込むことが、 近い将来、標準的な基板レイアウト・プラクティスとなるものと予期している。
[2] “EMC for Printed Circuit Boards - Basic and advanced design and layout techniques”,
Keith Armstrong, Nutwood UK 2010, ISBN: 978-0-9555118-5-1,
www.emcacademy.org/books.asp.
Note: this is the same text as the 2007 edition (ISBN: 978-0-9555118-0-6 or 978-0-9555118-1-3)
repackaged in a different format.
[3] “The Consumer Electronics Boom ― How Semiconductor and Consumer Electronics Companies Can Improve Cost, Time-to-Market, and Product Quality”, by KPMG LLP's Information, Communication and Entertainment (ICE) Practice, 2008, www.kpmg.de/docs/20080701_The_Consumer_Electronics_Boom.pdf (checked 7 July 2013)
[4] “BOM cost and profitability”,
Keith Armstrong, The EMC Journal, Issue 82, May 2009, pages 32-34,
available from the archives at www.theemcjournal.com
和訳: BOM コストと収益性
[5] “Design Tips - High Speed Traces Close to Edge of Reference Plane”, Bruce Archambeault, PhD, IEEE EMC Society Newsletter, Issue 220, Winter 2009 (i.e. early 2009) pp 69-70, http://ewh.ieee.org/soc/emcs/acstrial/newsletters/winter09/DesignTips.pdf (checked 7 July 2013)
[6] “Maxwell's equation, Quantum Electrodynamics, and good installation practices for SI, PI and EMC”, Keith Armstrong, The EMC Journal, Issue 91, November 2010, pages 32-46, available from the archives at www.theemcjournal.com
[7] “Fundamentals of EMC Design: Our Products Are Trying To Help Us”, Keith Armstrong, Interference Technology Magazine, 04/03/2012, www.interferencetechnology.com/fundamentals-of-emc-design-our-products-are-trying-to-help-us-3 (checked 7 July 2013)
[8] “The Physical Basis of EMC”, Keith Armstrong, Armstrong/Nutwood UK October 2010, ISBN: 978-0-9555118-3-7, from www.emcacademy.org/books.asp. Note: The same material is presented as Chapter 2 in [1].
[9] “Key knowledge for the efficient design of electronic products and their EMC - that we were never taught at university”, Keith Armstrong, ANSYS Next Generation Signal Integrity and EMI Simulation Seminar, 23rd March, De Vere Milton Hill House, Oxford, download via http://www.ansys.com/en_uk/Downloads/SIUK (checked 7 July 2013)
Important: [1] [2] and [8] are not available (as new copies) from Amazon or other resellers, who often incorrectly list them as being out of print. They are only available from www.emcacademy.org/books.asp, and are printed on demand.
これは、EMC+Compliance Journal に掲載された記事を、 その許諾を得て T. Sato が翻訳したものです。 この翻訳については、原著者らはいかなる責任も持ちません。 これについての意見、質問などは VEF00200@nifty.com (T.Sato) 宛にお送り下さい。
Last update: 2013-09-15