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イミュニティ要求と設計上の選択

翻訳: T.Sato

序文

だが、イミュニティ要求の強制はより困難である。 EU においては、EMC 指令と R&TTE 指令が 「充分な」イミュニティを要求する。

他の管轄区域においては、少数の例外は別として、法的なイミュニティ要求はない。 だが、例えば軍、自動車、そして鉄道など、一部の産業分野は、特別な規定を持つ。 これらの場合、その仕様は通常は規制当局によってではなく顧客によって設定され、 技術的基礎に基づく交渉の機会がある。 電力計や警報システムのような、他のいくつかの例では、 イミュニティを義務付ける産業規格があり、 規制とは無関係に、それに適合しない製品は販売できない。

だが、これは充分なレベルのイミュニティの規定が製造者まかせとなっている 多くの産業分野と応用をそのままにする。

Figure 1: 全ての電子製品を取り囲む電磁ストレスの魔物達

どのような製品も、様々なインターフェースのそれぞれが ある範囲の電磁的ストレスに曝される環境に置かれるであろう (Figure 1)。 イミュニティのレベルはどのように決定すべきであり、 これらの決定は製品の設計に何を意味することになるだろうか？

この質問の、体系的に扱うことのできる様々な視点がある。 多くは EMC 規格でカバーされる。

それらは、以下のものを含む：

• それに対して保護すべき現象
• それぞれの現象についての、印加されるストレスのレベルと、 印加されるポート
• それぞれの場合についての、適用すべき性能判定基準、 そして検証すべき動作モード

これらの表題は、新たな設計の初期段階に決めることができ、またそうすべき、 試験計画の基礎となる。 だが、それらは設計チームの 緩和テクニックの選択をガイドすることもできる筈である。 この記事は設計上の選択をイミュニティ要求とどのように結びつけられるかを見る： 設計者にとっての重要な質問は、常に、 どの程度の EMC 緩和で充分か、というものである。 現象を基礎として、低周波イミュニティ問題にも注意しながら、 連続ストレス (一般規格で基準Aが適用される) と 過渡ストレス (基準B) とに問題を区分けすることができる。

連続現象： 伝導性、及び放射性 RF

ケーブル結合： 干渉保護

HF 送信機と同じプラットホーム (航空機、船、あるいは車両) に 取り付けられた軍用製品はより高いレベルを受け得る； 例えば、DEF STAN 59-411 DCS02 試験は、安全クリティカルな航空用機器に対して、 10〜100MHz にわたって 115dBμA (560mA、あるいは 100Ω 系で 56V) を注入し得る。

Figure 2: 注入された RF は 試験されたポートから他のポートを通りグランドへ通過する

これらの試験は、それぞれのケーブル・インターフェースが、 少なくとも 200MHz まで、おそらくはそれ以上まで効果的な RF コモン・モード・フィルタや遮蔽を必要とすることを意味する。 これは試験されるインターフェースに対してだけではない； Figure 2 が示すように、試験されないインターフェースでさえも ある程度のレベルのコモン・モード RF 電流を見るであろう。 それに加えて、勿論、放射の場合には接続された全てのケーブルがストレスを受ける。

任意の１つのインターフェースに注入された電流は、 典型的には接続された他のケーブル全てを含むであろう、 何らかのコモン・モード経路を通って発生源に戻らなければならない。 妨害が取るこの経路は、製品の内部と外部の双方の 様々な比率のコモン・モード・インピーダンスによって決定されるであろう。

製品のシャーシがしっかりと接地されており、 そして試験されたそれぞれのインターフェースが そのシャーシに対してしっかりとフィルタされている場合にのみ、 試験されていないインターフェースを無視できる。

ケーブル・インターフェースのフィルタや遮蔽の選択は、 接続されたケーブル全体をどの程度管理できるか、 それらがどのような信号を運ぶか、そしてその製品のコスト上の制約に依存する。

遮蔽ケーブルはより高価であり、設置作業者により多くの労力を要させるので、 一般に、フィルタのみに頼ることが好まれる； それらは遮蔽接続のための適当な接地構造も必要とする。 だが、遮蔽の利点は、正しく実現された時、 単純なフィルタが達成できるよりも数十 dB 干渉を減衰させられることであり、 干渉が所望の信号と同じ周波数範囲にある時には特に重要である。 ビデオや広帯域データの回路はこのカテゴリーに入る。

Figure 3: 高い、また低いコモン・モード・インピーダンス

RF コモン・モード・フィルタは、高インピーダンス、 もしくは低インピーダンスとなるように構成できる。 低インピーダンスはシャーシへの容量性フィルタを伴う； 高インピーダンスはコモン・モード・チョークを意味する (Figure 3)。 1つのテクニックは、流れる電流を低減して インターフェース上の高いコモン・モード電圧をそのままにするが、 この電圧を回路に影響させないようにする。 もう1つのテクニックは、電流を無害な経路に迂回させ、 インターフェース上のコモン・モード電圧を低くするが、 その迂回路自身が低インピーダンスである限りである。 勿論、双方を組み合わせることが可能であり、 1段での減衰が不充分な場合には必要となる。 その選択は、まず実現の可能性に (例えば、高速インターフェースについては並列容量が規定されている)、 そしてフィルタされていないインターフェースのそもそものインピーダンスに依存する ―― 高インピーダンス入力は直列のチョークからそれほどの利益を得られず、 低インピーダンス入力は静電容量によってそれほど助けられないだろう。 インターフェース上の単純なチョークは それと直列に直接印加された高電圧バーストに対処できないかも知れないので、 その選択は特定のインターフェースが EFT/バースト・トランジェント(後述) を見ることが予期されるかどうかにも影響される。

Figure 4: 入力への電圧注入の等価回路

まず、所望の信号のレベルと比較した印加されるストレスのレベルが、 入力フィルタに必要なコモン・モード除去を決める (Figure 4 参照)。 例えば、もしあるビデオ・チャネルが 目障りとならずに 30mV までの帯域内干渉に対処できるならば、 3V に対しては 40dB の除去が必要となる。 だが、伝統的なビデオ接続は通常は差動ではなくシングル・エンドであり、 シングル・エンド・フィルタは信号から帯域内干渉を分離できない。 従って、通常は遮蔽が必要であり、その遮蔽減衰量は シャーシへのシールド接続の伝達インピーダンスによって支配される。

一方、データ通信のためのもののような平衡インターフェースは 効果的な帯域内コモン・モード・フィルタを用いることができる； そして、オーディオやトランスジューサのための 低周波シングル・エンド・インターフェースは 150kHz 以上の RF に対して効果的にフィルタすることができる。

不完全性は Figure 4 に示す単純な等価回路を混乱させる傾向がある： コンポーネントの不均衡、共振、そして不適切なレイアウト。 これらの最後のものは、接地経路とフィルタ・コンポーネントの効果のいずれか、 あるいは双方に影響するであろう。 接地接続の高すぎるインダクタンスは 任意の容量性フィルタの減衰を制限するであろうし、 コモン・モード・チョークを横切る高すぎる結合は そのインピーダンスを制限するであろう。 共振は、レイアウトの不完全性、フィルタ・コンポーネントの自己共振、 あるいは処理回路のスプリアス周波数応答に関係し得る。 原因となるパラメータが既知であれば、 それらを等価回路にモデル化できることもあるが、 殊に高い周波数においては予測は不可能となり得る。

だが、そのような非意図的な共振が高い Q を持つことは稀であり、 これは回路の RF 共振へのそれらの影響が穏やかであることを意味する。 多くの場合、これらの影響は、インターフェース保護の設計に、 単純な等価回路に従って必要となるよりも 20dB 余計に見込むことによって緩和できる。

平衡回路については、フィルタ・コンポーネントは、 コモン・モード ― 差動モード変換に影響し得る。 周波数が高くなるとコモン・モード RF 減衰はさらに効果的となるが、 低い周波数においてはコモン・モード妨害の差動モード入力 ――勿論これは入力増幅器によって除去できない―― への変換の恐れがある。

全回路が完全に平衡していれば、この変換は生じない。 だが、実際に平衡を維持するためには、 回路の半分のそれぞれのコンポーネントが、 意図された値だけではなく不要な寄生成分の値も含めて、 他方の正確な鏡像となることが必要である。 この達成は容易ではない。 コモン・モード・チョークでは、その巻線の構造は 各半分のインダクタンスと各半分に関係する浮遊容量に、 そのような部品のデータでは決して示されていない値である 僅かな不平衡を生じるであろう。 だが、コンデンサにディスクリートのコンポーネントを使用すれば、 通常はそれらの許容差が不平衡の支配的な原因となる： その構造に依存して、COG セラミック・コンデンサは 典型的には ±5% や ±10% であるが、X7R は容易に ±20% に達し得る。 I/O フィルタを特に意図した、ある種のコンデンサは、 +50% −20% まで広い許容差を持つ。 平衡回路のための容量性フィルタを設計しているならば、 最悪条件での許容差の、 その周波数範囲にわたるコモン・モード ― 差動モード変換への 影響を評価することを確かとする。

放射性結合： 回路設計、レイアウト、そしてシールド

• 良い PCB と内部のレイアウト
• 回路レベルでの帯域制限
• ユニット全体、あるいはその一部のシールド

RF エミッションの管理のための標準的な PCB レイアウト原理は イミュニティのためにも良い： これらの中で第一のものはグランド・プレーンである [2][3]。 だが、直接誘起された妨害に影響されるのは 低レベルの広帯域信号を運ぶものであるので、 意図的な HF 電流を運ぶトラックについてはそれほど気に掛けない。 グランド・プレーンによって与えられる保護はこれらにも拡張される筈である。

Figure 5: 帯域制限のための回路

帯域制限は、任意の低周波アナログ回路のための、 単純な、だが重要なテクニックである (Figure 5)。 多くのアナログ増幅器は、特に入力ピン間に印加された場合、 動作周波数をかなり超えた RF に応答する [4]。 従って、Figure 5 に示すように、非線型応答を生じ得る回路のどこにも そのような RF が現れないことを確かとすることが必要である; 直列と並列の双方のコンポーネントを用いた電源や基準電圧のデカップリングと同様、 RC フィルタと直列バッファ抵抗が、このための標準的なテクニックである。 フィルタの時定数は、信号回路に影響せず、 不要な干渉を充分に減衰させるように選択すべきである； 単純な RC フィルタは 1 / 2πRC のコーナー周波数よりも上で 20dB/decade で増加する減衰を示すので、 例えば 200Ω + 10nF の回路網は 70kHz 以下ではそれほどの影響を持たないであろうが、 7MHz 以上では 40dB よりも良いものを与えるであろう (C と直列の寄生 L、そして R と並列の C は、 より高い周波数での減衰を制限するであろうが)。

ケーブル結合と同様、 どの程度のフィルタが必要かを桁のオーダーまで予測できるような、 シールドされていない回路の既知の敏感な部分の誘起 RF の推定は、 単純なアンテナ構造と印加されたストレス・レベルの知識から行なうことができる。 そして、これもケーブル結合と同様、 構造内での共振、そして寄生成分と未検出のレイアウトの誤りは、 そのような予測の有効性を制限するであろう。

特定の部分の回路に誘起する電圧を桁のオーダーで推定するためには、 ファラデーの法則が関係し得る。

Figure 6: 直接結合によって回路に誘起させられた RF 電圧

例として、標準的な4層基板で見られるかも知れないような、 連続したグランド・プレーンから 0.5mm 離れて配置された 長さ 5cm のトラックを考える (Figure 6)。 入射フィールドは 377Ω の自由空間インピーダンスを持つ平面波であるという、 最初の仮定を行なわなければならない。 そうすると、10V/m のフィールドは、(10/377) = 27mA/m、 あるいは 34 × 10⁻⁹ T (非磁性体中では 1A/m = 4π × 10⁻⁷ T) の磁界成分を持つ。

ファラデーの法則は、ループ面積を A (m²)、 磁束密度を F (T) として、 V_N = −A⋅dB/dt であると言う。

dB/dt は周波数に依存し、 正弦波信号に対しては 2π⋅F⋅B で与えられる。 従って、上の寸法と2つの異なる周波数、 例えば 50MHz と 600MHz での入射フィールドを用い、 最大の結合を仮定して次の誘起干渉電圧を得る：

V_50MHz = 25⋅10⁻⁶ ⋅2π⋅50⋅10⁶ ⋅ 34⋅10⁻⁹ = 0.267mV
V_600MHz= 25⋅10⁻⁶ ⋅2π⋅600⋅10⁶ ⋅ 34⋅10⁻⁹ = 3.2mV

この計算は電界結合を無視しているが、 これは低インピーダンス回路と小さい構造については受容でき、 構造の寸法が 1/4 波長に対して有意となる高い周波数では不適切となる: 比誘電率が 4.5 の FR4 ファイバーグラスでは、 600MHz の 1/4波長は 3⋅10⁸/(600⋅10⁶ ⋅ 4 ⋅ √4.5) = 11.8cm となる。 そうであっても、 それは民生のフィールド強度では表面実装多層板上のデジタル回路が RF 干渉に滅多に影響されない理由を示す ―― 数ミリボルトは、 低レベルの ADC やオーディオやビデオの増幅器には影響し得るが、 デジタル信号にとっては取るに足らないものである。

シールドは本当は、フィルタやレイアウト管理では不充分、 もしくはそれが不可能である時の、最後の手段であるべきである。 PCB 間の内部配線が充分に保護されてこなかったため、 PCB への直接結合のために、往々にしてそうなっていない。 ベスト・プラクティスでは、そのような配線は PCB トラックそのものとして扱い、 グランド・プレーン構造を設けるべきである ―― 両面フレキシブル・プリント板は、これを行なう極めて単純な方法である。 その代わりに、内部のそれぞれのボード間接続を外部のものであるかのように扱い、 それらのインターフェースに VHF やそれ以上に対するフィルタを設ける。 小型のフェライト・チップや低容量の三端子コンデンサは、この目的のために良い。

軍や自動車の応用で見られるような高レベルの RF ストレス (30V/m やそれ以上)、 及び／もしくはミリボルト以下のレベルのアナログ回路では、 通常はシールドが必須となる。 シールドの設計上の重要な課題のほとんどは機構的なものであり、 シールドの開口を最小限とすることを中心とする。 最大の開口寸法が大きくなれば、シールドの効果は低くなる； そして、そのような開口 (例えば換気用スロット) は、 コンポーネントとトラックのいずれであれ、 いかにしても敏感な回路の近くに置くべきではない。

デジタル回路の RF イミュニティ

Figure 7: デジタル信号上の RF 干渉効果

デジタル信号に重畳する RF 誘起妨害が増えると、最初に発生する影響は、 意図的な信号遷移が干渉によって変調され、タイミング・ジッタを生じることである。 従って、タイミング精度にクリティカルに依存しないデジタル設計は、 最大の性能のためにタイミングが「チューン」されたものよりも良く耐えるであろう。

さらに、より高いレベルの干渉は、 ノード電圧をスプリアス遷移が生じる点まで押しやるであろう。 干渉が意図的な遷移の任意のリンギングと同じ周波数で同期した時、 感受性が最大となるであろう。

その不要な遷移はデジタル・ネットワークを伝搬し、 データ転送を妨害し、デジタル・プログラムの障害を引き起こしそうである。 これが生じる正確なポイントは、タイミングの一致の度合と、 特定のノードでの誘起のレベルの双方の関数となるだろう； ノード毎に問題を検出して対処しようとすることは通常は報われず、 デジタル回路のアクティブな部分全てに 良いレイアウト・プラクティスを用いることが必要となるだろう。 同時に、余裕のないインテグリティの信号ノードは 誘起された重畳 RF に本質的に影響されやすいであろうから、 良いシグナル・インテグリティ設計 ――適切なデカップリング、0V インピーダンス管理、伝送線路の引き回しと整合―― はイミュニティを向上させるであろう。

過渡現象： ESD、バースト、及びサージ

ナノ秒の期間のスパイクが デジタル・クロック・サイクルと同じタイム・フレームで生じて 単一のデータ転送を損ない、プログラムの完全な障害をもたらし得る。 アナログの応用では、単にそれが充分に早く応答できないために、 同じ妨害が信号回路によって完全に無視され得る。 一方、短い持続時間のパルスの、ミリ秒続くバーストは、 特にその帯域幅が充分に制限されていないならば、 依然としてある種のアナログ機能を妨害し、 あるいはオーバーロードさせるのに充分なエネルギーを持つかも知れない。 そして、いずれの場合も、サージ・トランジェントは、 妨害だけではなく実際の回路損傷を引き起こすかも知れない。

静電気放電

ESD の脅威に対処する、2つの正反対のテクニックがある：

• 任意の露出した金属構造への ESD 放電が発生するであろうことを受け入れ、 それを処理回路から逸せる；
• 製品のハウジングを ESD 放電を完全に避けるように設計する。

いずれの場合も、近傍での事象に伴う放射 ESD トランジェントに 回路が対処できることを確かとすることが必要であり、 これは潜在的に敏感な任意の回路ノードが、良いレイアウトによって、 そして必要であればフィルタによって保護されていることを意味する。 エッジ・トリガの任意の回路は潜在的に ESD の影響を受ける； その波形の立ち上がりエッジはナノ秒以下で数アンペアに達し得るが、 これはその立ち上がり時間が 10⁹〜10¹⁰ A/s であることを意味する。 割り込み、特にリセットは、クリティカルなものとして扱うべきである。 その信号を運ぶトラックのレイアウトは、それが連続した グランド・プレーンによって保護されていることを確かとすべきである。 任意のプロセッサのリセットのように、その信号が入力ピンに接続される場合、 100〜500ns の時定数の RC フィルタを含めることが賢明である： 直列の 1kΩ の抵抗と、 敏感なピンと近傍の 0V ピンとのあいだの 100pF のコンデンサは、 良く機能する。

電源デカップリングを無視してはならない； それはエミッションのためだけの要求ではない。 電源レール電圧の過渡変動は機能的な劣化を引き起こし得るし、 ESD パルスはそのような変動を生じ得る。 エミッションのためのものと同じ HF の原理に基づいたデカップリングは、 そのような変動の防止のために重要である。

Figure 8: ESD 干渉保護の選択肢

ESD 特有のインターフェース防護は、コネクタ・ピンへの直接の電撃が意図され、 あるいは実際の環境で起こりそうな場合にのみ、必要となる筈である。 だが、RF と同様、ESD 電流は製品の他の箇所への電撃の結果として インターフェースを通して流出し得る (Figure 2 参照)。 従って、そのようなインターフェースに何らかの保護を設けることが推奨される。 応用に基づいて選択すべき、様々な種類の防護デバイスがある： USB や LVDS のような高速データ通信インターフェースには 低静電容量のデバイスが必要だが、 電源はかなり高い静電容量と漏洩に対処できる。

同一のインターフェースがおそらくは数ボルトの連続 RF にも曝され、 その ESD 防護スキームは RF 保護と統合されるべきであることを覚えておくこと。 最も単純な場合、これは RF フィルタ・コンデンサを そのコンデンサ上の過電圧を防ぐためのツェナー型降伏デバイスと 並列にできることを意味する。 残念ながら、そのような保護ダイオードは印加された RF を整流し、 実際には RF イミュニティを悪化させるかも知れない。 従って、その RF フィルタの減衰は、これらのダイオードの両端の電圧を 非線型閾値以下に保つことを目標に設計すべきである。

インターフェースに現れる実際の電圧は、 全 ESD 電圧のようなものとはならないであろう： それは、発生源の静電容量とインピーダンス、インターフェース・フィルタ、 発生源と接地帰路のあいだの様々な直列インピーダンスから成る 複雑な回路のインピーダンス・ディバイダによって減衰させられるであろう。 これらのインピーダンスの完全な知識があれば クリティカルなポイントでの電圧と電流の波形をモデル化できることであろうが、 診断／適合試験の方がより手早く、安価で、通常はより信頼できる。

エンクロージャ設計は、 ESD 電撃がその経路を見出す能力を考慮しなければならない。 開口と不連続部はインダクタンスを、 従って電流に対する高いインピーダンスを与える； だが、その逆に、短距離のギャップは高電圧アークによってブリッジされ得る。 プラスチックのケースを放電を防ぐように設計するということは、 その外側から内側の導電性の箇所までのクリープ経路がないことを 確かとすることを意味する。 任意のフローティング・メタル (PCB 上の接続されていない銅を含む) は ESD 事象に伴って高い静電荷を蓄え得るし、 これは内部放電を生じるかも知れない； そのような金属の部分全ては、典型的にはシャーシか 0V に接続すべきである。

電気的ファスト・トランジェント／バースト

Figure 9: IEC 61000-4-4 に従った EFT/B 印加の等価回路

第2版を用いた場合、 主電源 EFT/B トランジェントはライブとニュートラルと並列に 任意の保護接地 (PE) 端子に印加されるであろうから、 その回路を含まない外界に戻る経路がなければならない。 PE は典型的にはシャーシの金属構造に接続され、 従ってこれは全バースト電圧を担うであろう。 シャーシと回路のあいだには それほどのバースト・エネルギーは現れないであろうが、 それは保護 (フィルタ、もしくは遮蔽) されていない 任意のインターフェースにストレスを与え、 回路とその外側の試験グランド・プレーンのあいだの浮遊容量も パートの１つを演ずるであろう (Figure 9)。 これは、回路レベルのトランジェント防護が ESD のためとともに EFT/B のためにも重要であり、 同じテクニックが双方のために有用であることを意味する。

電源上の EFT/B と RF 干渉への対処のためには、 任意の能動回路の前のどこかの箇所の高周波フィルタ・コンデンサが 常に必要である。 信号インターフェースについては、 選択される保護手段 (高インピーダンスのチョーク、 あるいは低インピーダンスのコンデンサ) は、予期される印加レベルに 保護コンポーネントが耐えられるかどうかに依存するであろう。 典型的な住宅環境レベルの 500V をチョーク回路で保護できるのは確実だが、 産業レベルのより高い 1kV は、並列静電容量、保護ダイオード、 あるいは絶縁を伴う、より頑健なアプローチを必要とするであろう。

サージ

Figure 10: サージ・エネルギー 対 印加電圧

サージ・クランピングは効果的なテクニックであるが、 クランプ・デバイスが正しく配置され、 予期されるサージのエネルギーや電圧と調和している必要がある。 普通の IEC 61000-4-5 試験は予測可能なエネルギーを持つ (Figure 10) が、 これのためにのみ設計することは現実の状況全てのもとでの保護を保証せず、 ある程度の過剰仕様が推奨される。 サージ防護デバイスのための最も重要な設計基準は、 ピーク・サージ電流によってその両端に生じる電圧を 下流の回路が耐えられるよりも低く保つことである。 これはデバイスの典型的には 1mA で示される定格電圧 (全てのデバイスは電圧 ― 電流プロファイルを示す公表されたカーブを持つ) の倍に容易になり得る； 例えば 24V ±25% の電源を適切に保護するための 39V の部品は、 下流の少なくとも 80V、望ましくは 100V の耐電圧を必要とする。 そして、防護デバイスの寸法は、 所定の発生源インピーダンスからの所定の波形と電圧のサージによって それに与えられ得る最大エネルギーによって決定される。

IEC 61000-4-5 サージは、それが主電源の L-N、主電源の L/N-E、 あるいは信号線のいずれに印加されるかによって、 2Ω、12Ω、あるいは 42Ω の発生源インピーダンスからのものとなる。

電源についてはこれは通常は不可能であるが、 応用によってはインターフェースに ある程度の追加の直列インピーダンスを含めることが可能であり、 サージ防護のエネルギー定格を下げることを可能とする。 だが、クランプが正しく働くと仮定すると、 そのような直列インピーダンスはサージ電圧の大きな部分に曝され、 これは往々にしてインピーダンスの使用が瑣末なことでないことを意味する； 例えば、39V サージ防護素子に 数百オームを通して印加された 1kV ピークのサージは、 抵抗の両端で 950V 程度降下し、 その抵抗はこの電圧に弧絡や降伏を生じずに耐えなければならない。

これは標準的な 1/8W の 0805 部品では行えず、 サージ定格を持つ (より大きい) 抵抗が必要となる。

クランピング・デバイスは、そのようなデバイスの全ての目的は サージが生じた時に電流を流すことであることを念頭に置いて、 サージが印加されるであろう所定のインターフェース端子間に 直接配置しなければならない。 従って、その経路のいかなる浮遊インダクタンスも、 不可避的にクランプ電圧に加えられる、 −L⋅di/dt によって与えられる電圧降下を生じる。

電源変動

AC 主電源

任意のプロセッサ・ベースの製品について、 これは電源入力をモニタする電源管理サブ・システムが、 電圧がクリティカルな値以下まで低下した時にプロセッサの状態を保存し、 別のクリティカルな値を超えて上昇した時に 制御された電源投入シーケンスを始動することを意味する。 勿論、これらの機能を単一のパッケージで扱う多くの IC が入手可能である。

設計者は依然としてそのサブ・システムが電源入力がそれに投じ得る 変動全てに対処できることを確認しなければならず、それは無数にある。 素直なパワーアップとパワーダウンのみでなく、 ブラウンアウトの閾値近くをミリ秒、あるいは秒のあいだでさえも 彷徨うかも知れない電圧も予期すべきである。 パワーダウンとパワーアップの閾値のあいだの正しいヒステリシスを選択し、 これを電源ユニットの最悪条件のランプアップ、ホールド、 及びランプダウン時定数、そしてプロセッサの スタートアップとシャットダウンの応答時間と整合させることは、 その結果の厳格な試験と同様、この設計プロセスのために重要である。

突入電流の管理は厳密にはイミュニティの問題ではないが、 その設計上の側面は電源入力の他の部分と組み合わされるので、 ここに含めている。 低電力の製品については、それはほとんど関係ない。 だが、入力電流が 16A 以下の、主電源から給電される全てものに適用される フリッカー規格 IEC 61000-3-3 は、突入電流に実質的な限度を設ける。 それは、主電源上の製品がもたらす 最大ステップ電圧変化である d_max を、 電源電圧の 4% に制限する (追加の条件が関係しないならば)。 この電圧変化は 0.4 + j0.25Ω の「基準インピーダンス」を通して測定される。

230V 電源については、 そして単純化のためにこのインピーダンスの誘導成分を無視すると、 これは 23A の最大許容突入電流に相当する。

この規格は勿論これよりも複雑であり、 このレベルに近づきそうな設計については詳細な調査を必要とする。 そして、顧客仕様により、あるいはあなた自身の方針により、 より限定的な突入電流要求が適用されるかも知れない。 突入電流の制御のために使用できる2つの典型的な設計アプローチがある：

• 単純な方法は、電源と直列に NTC サーミスタを用いることである。 冷めている時にはその抵抗は流れることのできる電流を制限するが、 動作電流はそれを加熱し、抵抗を低下させ、 それを高温かつ低抵抗に維持するのに充分な電力を その部品が放散する安定な動作点に達する。 それは安価で、RF やトランジェント干渉などの 他の EMC 関連問題との望ましくない相互作用を持たない。 だが、それは意図的に高温とされる、損失性の部品であり、 コールドスタートでは有効であるが、 電源が瞬間的に失われれた時には機能せず、 従って短時間停電から生じる突入電流を制御しない。

• 規定された時定数での制御のもとで入力電流をランプアップさせる、 トライアックや MOSFET デバイスを用いたより複雑な回路。 より良い制御とより少ない損失特性を与え、 おそらく必要に応じて力率補償回路と組み合わせられるものの、 そのような回路は多くのコンポーネントを用い、従って高価であり、 慎重に設計されていなければ電源干渉に影響されるかも知れない。 それらは、常に電源入力が最初に出会う筈の、 RF、及びトランジェント防護フィルタの下流に配置すべきである。

DC 電源

DC 入力の一部は、公衆 AC 主電源よりも広い電源電圧範囲を持ち、 自動車や船舶のバッテリーについては ±25% や ±30% が予期されるかも知れず、 鉄道調達規格では公称電圧の 1.4倍の過電圧に 1秒耐えることが要求される。 それらは、充分に早く理解されていれば 適切なコンポーネント定格によって対処できるので、 これらの側面は電源設計の始めに予測しなければならない。

結論

参考文献

[2] The Ground Plane: Lord of the Board, Tim Williams, EMC Journal 72, September 07

[3] EMC for Printed Circuit Boards: Basic and advanced design and layout techniques, Keith Armstrong, Nutwood UK January 2007

[4] Uncertainties of immunity measurements, Annex F: circuit susceptibility investigation, DTI project R2.2b1, Schaffner/Elmac 2002, available from www.elmac.co.uk/r22b1_dl.htm

これは、EMC+Compliance Journal に掲載された記事を、 その許諾を得て T. Sato が翻訳したものです。 この翻訳については、原著者らはいかなる責任も持ちません。 これについての意見、質問などは VEF00200@nifty.com (T.Sato) 宛にお送り下さい。

Last update: 2009-10-25