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翻訳: T.Sato
だが、ボード上のそれぞれのトラックは、 それ自身のパーシャル自己インダクタンス、 そして近傍の銅の面への相互インダクタンスとキャパシタンスを呈し、 これらが管理されていないならば、 ボードの高周波における性能 ――そしてそれは回路の EMC 性能を意味する―― も管理されない。 そのようなトラック全ての特性を整える最も単純で最も効果的な方法は、 ボード上でのグランド・プレーンの実現である。
まず、グランド・プレーンが遮蔽に用いられるという概念全てを忘れよう： それはそうするかも知れないが、それは第一の機能ではない。 あなたがそれに望むことは、ボード上の全ての信号トレースと電源レールに対する 高周波帰路経路を与えることである。
信号とそのグランド帰路を互いに近く引く ――隣接する電流が逆方向に流れるように―― ことは、 それらの半分のあいだの相互インダクタンスに相当する量だけ 経路全体の誘導性インピーダンスを低減する。
L をループのそれぞれの半分の自己インダクタンス、 M をそれらの半分のあいだの相互インダクタンスとすると、 信号ループの実効インダクタンスは 2 (L - M) である。
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| Figure 1: 信号と帰路の間隔 |
数十、あるいは数百 kHz よりも上で現れるこの効果は、 無線周波における PCB トラックの引き回しの理解のために重要である： 0V 電流帰路経路の管理が必要である。 信号と 0V の経路をその全長にわたって近く保つ ――従ってその相互インダクタンスを最大化する―― ことは、 PCB の周囲の磁界との最小限の結合を確かとするであろうだけではなく、 帰路経路のインピーダンスも最小限とし、 従ってそれに沿って最小限のノイズ電圧を生じるであろう。 これは、コモン・モード RF エミッションの主な原因である、 ボード全体の「騒がしさ」を低く保つであろう。 それは、入り込んだコモン・モード妨害の回路内での差動モードへの変換によって生じる、 外部干渉に対する感受性も改善するであろう。
さて、0V 帰路トラックをそれぞれの信号に割り当て、 ボード全体でそれら２つを互いに並行させ、 あるいは隣接するレイヤに引くことによってこれを行なうことは、完全に可能である。 そのような経路が何百もあるボードにおいては、 これは、不格好とは言わないまでも、勿論幾分厄介なことであり、 そうする必要はない。 それぞれのトラック・レイヤに隣接した連続したレイヤとして 0V (グランド) プレーンを設ければ、 その仕事は終わる。 それぞれの高周波信号トラックに対する帰路電流は、信号の真下の経路となるであろう、 プレーンを通るそれ自身の優先道路を自動的に見付ける： その形状は、その経路が最小のループ面積を囲い込み、 従って最小の総経路インダクタンスを持つことを確かとする。 やらなければならないことは、帰路経路が通るコンポーネントの 0V 接続が 0V プレーンへの短くて直接的な接続を持つこと ――これは容易である―― を、 そして 0V プレーンがその経路全ての全長にわたって損なわれていないこと ――多層板においてはこれも容易であるものの 良くないインプリメントでは時折損なわれることがある―― を確かとすることだけである。
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| Figure 2: 帰路電流の不連続の影響 |
従って、プレーン内にこの余分なインダクタンスを加える分割がないか、
あるいは２つの分離されたセグメントのあいだを高周波電流が流れないようにすべきである。
これは、そのような電流を運ぶいかなるトラックもギャップを横切らないようにする、
エミッション管理のための慎重なレイアウト設計によって達成できる。
だが、それは入り込んだ RF フィールドに対するイミュニティ問題に対処しない。
これらのフィールドに対する磁気的な、また電気的な結合は依然として存在し、
従ってそれらは２つのグランド部のあいだに、
回路の感受性を生じ得る電圧を生じるであろう。
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| Figure 3: 分割されたグランド・プレーンの問題 |
これら全ての理由のため、進むべき望ましい方法の１つは、
単一の、システム全体の 0V プレーンを使用し、
デジタル・ノイズが低レベル・アナログ回路から効果的に隔離されるように
ボードを慎重にレイアウトすることである。
また、そのクリティカルなノードが曝されるグランド・ノイズ電圧ができる限り小さくなるように、
すなわち敏感な信号が共通グランド・インピーダンスに影響されないように、
アナログ回路をレイアウトする。
このプレーンのいかなる不連続も可能な限り避け、
いかなるクリティカルな (ノイジーな、あるいは低レベルの) トラックも、
密集したビアによって形成されたスロットのような残された何らかの不連続を横切って、
あるいはプレーンのエッジの近くを引かれないことを確かとする。
この 0V プレーンに「堀」を設けることにメリットはない。
プレーンの中央においては、誘導性の効果は最小限であり、
プレーン・インピーダンスは抵抗によって支配されるが、
エッジに向かうと周縁磁界が生じ、プレーンの誘導性インピーダンスは増加する。
良い親指の法則の１つは、h をそのトラックが引かれるレイヤと
プレーンが設けられるレイヤのあいだの z方向の距離として、
クリティカルなトラックをプレーンのエッジや任意の不連続のエッジから
10h よりも離すことである。
これは 0V プレーンに対向して配置された電源プレーン・レイヤにも適用できる。 もし電源と 0V のプレーンが全く同じ位置にエッジを持つならば、 ２つのプレーンによって形成された伝送線路は鋭い開放回路で終端され、 伝送線路共振の問題は潜在的に厳しいものとなり、 その共振周波数における PCB への、またそれからの結合の程度は高くなることだろう。 プレーンのエッジをずらすことはインピーダンス不整合を緩和し、 共振の Q を低下させる。
実際、0V プレーンを分割しないという推奨と対照的に、
電源プレーンをそれぞれが回路の特定のセグメントに給電するいくつかの小さいプレーンに分割し、
それらを互いに小さいフェライト・チップ・インダクタで減結合することは、良いアイデアである。
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| Figure 4: グランド・プレーン・ウィンドウの使用 |
より単純な回路には、片面をグランド・プレーンに、
もう１面を全てのトラックとコンポーネント専用に割り当てた、
両面板を使用できるかも知れない。
ある程度の努力によって、良い、ソリッドなプレーンを実現できるが、
若干のトラックがプレーン面に引かれ、プレーンに若干の開口を生じることは、
ほとんど避けられない。
ここでの規則は、決して、プレーンを絶対に必要であるよりも分割しないことである：
そのようないかなるトラックも、可能な限り短く保ち、
それを長い距離を引くためにではなくリンクとしてのみ用いる。
切り抜かれたプレーンの結果的な形状は、
クリティカルなトラックの下の帰路電流に対する
その切り抜きの影響の確認のために分析すべきである。
多層 (４層以上) の構成では、 それぞれの信号レイヤは 0V か電源のプレーンのレイヤに隣接すべきである。 また、高周波減結合に対するレイヤ間キャパシタンスの利益を得るために、 電源と 0V のプレーンは、 可能であれば故意に薄くした分離とともに、隣接するレイヤにあるべきである。 クリティカルなトラック、例えばクロックのような高 di/dt の信号を運ぶものは、 電源プレーンではなく 0V に隣接して引くべきである。 それらの 0V レイヤがその点の近くのビアで繋がれていない限り、 そのようなトラックはある 0V プレーンから他へとビアを通して飛び越えるべきではない。
６つよりも多くのレイヤを持つボードについては、 トラックや電源プレーン・レイヤを常に 0V プレーンの隣に置けるように、 複数の 0V プレーン・レイヤが必要であるが、 それらを狭い間隔のグランディング・ビアで互いに繋ぐことも重要である ―― 0V への意図的な接続はこれを自ずと行なうであろうが、 ボード上のそうならない領域においては、 1cm の間隔でのそのような「縫い合わせ」ビアが おおよそ 2GHz まででのプレーンの良い性能を保証するであろう。 異なるレイヤの 0V プレーンがオーバーラップすべきか否かという疑問に対しては、 多少の検討が必要である。
通常、全てのレイヤを同じ形状とすることは最も作業しやすく、その疑問を防ぐ。
何らかの理由で部分的なオーバーラップを設ける必要があるならば、
その主な帰結は、
そのプレーン間キャパシタンスが予期しない高周波共振を生じるかも知れず、
その構造がより複雑になればそのような影響の予測や管理がより難しくなることである。
だが、それらが無視できると仮定しないこと：
単純な例として、2cm2 のオーバーラップと
0.3mm の FR4 ファイバーグラス・ラミネートはおおよそ 26pF のキャパシタンスを持つであろう；
2nH のインダクタンス (他の細部への注意の欠如で、起こり得る) を並列とすると、
これは 698MHz で共振するであろうが、これは充分に EMC 試験でトラブルを起こし得る。
レイヤの間隔への依存の１つの帰結は、
PCB の垂直のサンドイッチ構造の細部が
レイアウトのパターンと同様に EMC のために重要となり得ることである。
その間隔は、ベア・ボードの製造におけるプリプレグとコア材の厚さによって決まる。
危険なのは、これが PCB 製造業者任せで、
回路設計者や他の誰かによって規定されていないことである。
結果として、特定のボード供給者が用いるデフォルトの厚さで済ませており、
これはその製品の EMC 性能のためには申し分なく適しており、
従って尋ねたことがないかも知れない；
だが、その製品のライフ・サイクル中に他のボード供給者が選択されたならば、
異なった厚さのセットが使用され、性能を変えることは、充分にあり得る。
これに対して防御するためには、
もし必要であれば贔屓の供給者に彼らのデフォルトの厚さが何であるかを確認した上で、
PCB の図面上でレイヤの厚さを規定することを確かとする。
これは、さらに PCB 上の少なくとも１つのレイヤが これらの「定インピーダンス」トラックに割り当てられることを必要とし、 少なくとも１つの隣接するグランド・プレーン・レイヤ (全く損なわれていない) が その特性の維持のために必須である。
Tim Williams is a consultant with Elmac Services, Wareham and is the author of EMC for Product Designers (4th Edition, Elsevier 2006)
www.elmac.co.uk
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これは、EMC+Compliance Journal に掲載された記事を、 その許諾を得て T. Sato が翻訳したものです。 この翻訳については、原著者らはいかなる責任も持ちません。 これについての意見、質問などは VEF00200@nifty.com (T.Sato) 宛にお送り下さい。
Last update: 2008-01-20