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EMC 設計リスク・アセスメント

by Martin O'Hara, Telematica Systems Ltd

製品は、時には EMC 適合試験が行なわれた後でマイナーな変更の対象となる。必要となった変更 (抵抗の変更や PCB の配線の移動かも知れない) と比較して完全な再試験は高価すぎるように思えるかも知れず、製品供給者は再試験を行なわないと決定するかも知れない (自己確認ならばこれは許容され得る)。非常にマイナーな変更の場合、その変更が EMC 性能に影響するとは考えにくいので、これは受け入れられるアプローチとなるであろうが、もし製品が EMC 要求を満足しないことが後日明らかとなったならば、いかなる設計変更の影響についても検討しているという記録された証拠なしに、再試験を省略したことに関してその会社は充分な努力を示すことができるだろうか？

ここで述べるものは、製品設計の個々の変更の製品の適合状態へのインパクトの評価のための定性的、また定量的なテクニックを与える、 EMC 設計リスク・アセスメント (EMC design risk assessment; EDRA) テクニックである。このテクニックは、航空宇宙、及び自動車電子産業で広範に用いられている設計故障モード影響解析 (Design Failure Mode and Effect Analysis; DFMEA) を基礎としており、これらの領域で働いたことがある技術者には馴染みがあることだろう。既存の工学的プラクティスにおける基礎は、その方法論に他の領域での前例があるというある程度の信用をこのテクニックへの新参者に持たせるとともに、 DFMEA 擁護派にある程度の信頼を与えるであろう。

EMC 試験結果

無事に終えることができた EMC 適合試験の結果は、このジャーナルの読者には馴染みがあることだろう；典型的な結果は、エミッションのスペクトラムと限度線、そしてイミュニティや ESD 試験については印加された試験レベルと適用規格とともに単に「合格」と書かれたものとなるであろう。

エミッションの結果は設計変更の影響の評価を比較的容易にし得る (特に測定結果と限度線のあいだに多くの余裕があるならば)。イミュニティ、及び ESD 試験からの定量的な詳細の欠如は、それらのパラメータに対する設計変更のインパクトの評価を難しくする。

リスクとインパクト

複数のプロジェクトの経験と多数の異なった設計 (そして設計者) の集積的な経験からのマイナーな設計変更の影響に関する既存の知識の使用は、これらの変更のリスクと任意の設計の EMC 性能へのそれらの相対的な影響の評価の単純な定性的な評価を可能とする。 EMC に関してクリティカルな回路 (例えば、周波数に依存する、あるいは入出力回路) 内の用途や位置に基づいた、変更によって起こり得る測定可能なインパクトの決定のために使用できる追加的な影響評価がある。そのリスク・ファクタは特定の産業 (通信、自動車、家電など) への適用のために修正できるが、その影響評価は全ての電子モジュールや製品に対して一般的なものであるだろう。

EMC 設計リスク・アセスメント・テクニック

EDRA テクニックは、それぞれのカテゴリーが EMC リスクのレベルを示す値の範囲を持つ、４つのカテゴリーのリスク (暗示される影響) に基づく (Table 1)。インパクト・アセスメントは、その変更の用途に基づいた、より単純な３つのカテゴリーの係数である。提案された変更のそれぞれについて、リスク・ファクタにインパクト・ファクタが掛け合わされる。

バイアス抵抗の値の変更のような単純な変更は、自ずとシステムの EMC 性能に対して低いリスクを持つ。しかし、もしこのバイアス抵抗が I/O 回路に接続されているならば、これはその回路のイミュニティを低下させる可能性を持ち、従ってそれが単に未使用の内部ロジック・ゲートを固定している場合よりも大きなインパクトを持つ。その変更が考慮され、影響がないと評価されたことを証明することになるため、温度性能の変更のように、暗示される EMC リスクを持たない変更を含めることも重要である。

カテゴリーの値は議論に対して開かれており、特定の産業のために設定することもできるが、ここで引用した値は平均的な複雑さの電子モジュール (例えば、PC プラグ・イン・カードや同程度の大きさの電子コントローラ) のために適当なものであろう。高度に複雑な、コンポーネント密度の高いシステム (例えば、PC や計装システム全体) は、コンポーネントの数の大きいシステムは単一のコンポーネントの変更に影響されにくいと考えることもできることから、やや高い閾値を用いるかも知れない。

リスク・カテゴリー

Table 1: EDRA リスク・カテゴリー
リスク・カテゴリー	値
なし	0
低	1～3
中	4～5
高	7～9

リスク・カテゴリーは、提案された変更のみに基づく。

なし： EMC への波及効果のリスクはない、あるいは提案された変更は回路上で試験されて影響がないことが示された。一例は、軍用温度グレードの部品の代わりの民生用温度の部品の使用である； EMC リスク＝ 0。

低： EMC の最小限のリスク ―― その波及効果を裏付け、無視できる影響を示唆する別のデータがある。例えば、プルアップ、あるいはバイアス用の抵抗の値の 5kΩ から 10kΩへの変更； EMC リスク＝ 1、電源トラックの長さを僅かに増やす (10mm 以下)； EMC リスク＝ 2、インターフェース IC をコネクタの近くに移動する (エミッションを改善し得るが、ESD を悪化させ得る)； EMC リスク＝ 3。

中： EMC 性能のいくつかの側面における悪化を予期し得るが、個々のケースのいずれにおいてもエミッションの 3dB を超える悪化やイミュニティへの影響をもたらす程ではないと予期される。例えば、バイアス抵抗の 50% を超える減少 (例えば、47kΩ から 4.7kΩ への)； EMC リスク＝ 4、単一のデカップリング・コンデンサの現在の値のおおよそ 50% の変更 (例えば、1μF が使用されていた場所への 470nF の使用、またその逆)； EMC リスク＝ 5、グランド・プレーン網羅率の高々 25% の減少； EMC リスク＝ 6。

高：エミッションで 3dB を超える、あるいはイミュニティ／ESD 保護の低下という形での、 EMC 性能の大きな変化が予期される。例えば、インターフェース IC の変更 (例えば、RS232 から RS422 への)； EMC リスク＝ 7、水晶クロックの変更 (例えば、20MHz から 32MHz への)； EMC リスク＝ 8、主電源スイッチャ IC の変更； EMC リスク＝ 9。

リスク・レベル (R_x) の選択はある意味で主観的なものであるが、経験のある設計者や適合性技術者のほとんどは、回路内の個々の変更が製品の EMC 性能に対して持ち得る影響の経験的なアセスメントをこの 10ポイントのスケール上で行なえる筈である。 EDRA アセスメントが試験の後で行なわれ、従って既に達成されている性能に関する情報が使用可能であるというのは全く正しい。基礎として使用できる多くの設計プロジェクトからのダウンロード可能なスプレッドシートの「知識ベース」 (後述) があるので、提案された変更の EMC リスクに詳しくない設計者もそのテクニックを使用できる。

インパクト・カテゴリー

Table 2: EDRA インパクト・カテゴリー
インパクト・カテゴリー	値
低	1
中	2
高	3

インパクト・カテゴリーは、変更が適用される応用回路と、それがシステム外に影響を及ぼす可能性のみに基づく。

低：インパクトは、製品自身の外に現れそうにはない。影響される回路は、バイアス、あるいは安定状態回路であり、システム、あるいは I/O の周波数成分への波及効果はない；インパクト＝ 1。

中：変更は、回路やシステムの、フィルタ回路や発振回路の周波数依存部に変化を与えるであろう。回路は I/O とは直接インターフェースしないが、給電線上で周波数変化が観察されるかも知れない；インパクト＝ 2。

高：回路は I/O (給電線を含む) に直接接続され、従って外部の電磁環境に何らかの変化が現れる。回路は、周波数成分に影響するかも知れず、しないかも知れない；インパクト＝ 3。

インパクト値 (I_x) の効果は、測定される EMC 性能に直接影響しそうな変更の実効的なリスク値を増やすものである。内部ロジックのデカップリング・コンデンサの変更は、外部回路に接続されたシリアル・データ・ライン IC の同様な変更よりも低い波及効果を持つであろう。

再試験アセスメント

インパクトとリスクを掛けたものの合計 (Equation 1) は、定量的な再試験アセスメントを形成する；

Equation 1

その結果は、３つの再試験カテゴリーを与えるだろう；なし、部分的、全面的。基本的な前提は、EDRA が 30 未満であれば再試験は不要、 EDRA が 30 から 60 の範囲であれば何らかの再試験を実施すべき、そして EDRA の結果が 60 を超えたならば完全な再試験というものである。部分的な再試験は、典型的には設計者か EMC 試験技術者が決定した単一の試験、あるいは少数の特定の試験 (例えば、ESD、あるいは放射性エミッション) となり得る。

Table 3: 定量的な再試験アセスメント
再試験ステータス	リスク・アセスメント
再試験なし	0 ＜ EDRA ＜ 30
部分的な再試験	30 ≦ EDRA ＜ 60
全面的な再試験	60 ≦ EDRA

リスクがそれに対して評価されたオリジナルの結果の有効性を保つために、変更のリスク・アセスメントは任意の試験のあいだで累積的でなければならない。これは、それぞれは再試験を示唆しないが、累積的には示唆された再試験の限度を超えることになる一連のマイナーな変更を行なうことによる、EDRA テクニックの誤った使用も防ぐ。全面的な再試験の後では、その後の設計変更のために EDRA 値はゼロにリセットされる。

設計の例

このテクニックの説明のために、以下の例を集めた。

例 A：遠隔センサー

ディスクリートのアナログ段を持ち、ディスクリート・トランジスタ・アンプへの直列ダイオード (逆阻止) で保護された入力を持ち、 2km の RS485 インターフェースを介してデータを報告する遠隔計測センサー。そのセンサーはゲインがより高いがダイオード保護の速度は低下した新しい入力段を持つようにされ、その通信チャネルはスルーレートが制限されていない RS485 IC にコスト低減される。予期されたよりも低い電流消費のために、その電源フィルタはより小さいインダクタを持つようにされ、マイクロ・コントローラのためのデカップリング・コンデンサは小さくされる。

Table 4
Table 4: EDRA Example A
EDRA は完全な再試験を示唆する 66 という値 (Table 4) を出した。インターフェース IC には同様の ESD 保護が組み込まれているかも知れず、この試験は再試験から省略できるかも知れないが、エミッションはスルーレートの変化によって影響されるであろう。最も重要な変化は、より高いゲインのアンプ (トランジスタ) が潜在的な感受性の増大を呈し、以前に使用されていたショットキーと信号用ダイオードの対比からダイオード保護がやや遅く (従って悪く) なるであろう、アナログ入力にある。入力フィルタ (インダクタ、及びデカップリング・コンデンサ) の変更は、技術的には予期されたよりも低い電流要求に伴うものであるが、センサ全体の伝導性雑音に影響するであろう。

そのトランジスタ段は最大の問題となることが示され、伝導性雑音を 20MHz で 6dB 以上増加させた。 IC のスルーレートの変化は放射の結果に 80MHz 近くで 3dB の増加を与えたが、これは予期されたよりも大きくははなかった。影響を受けた周波数において、オリジナルのエミッションの結果には 16dB、伝導性の測定では 20dB 以上のマージンがあったので、ユニット全体は依然として限度の下にあった。机上 (プリ・コンプライアンス) での相対的な伝導性の試験結果とラボでの放射性のみの測定によって TCF が作成され、 ESD とイミュニティは再試験されなかった。

例 B： PC プラグイン・カード

10ビットの A/D コンバータ (ADC)、80MHz DSP でのオン・ボード・リアル・タイム処理、ホストの PCI バスと共有されたオン・ボード・ビデオ RAM に対する DMA アクセスを持つビデオ・デジタイジング・カード。このカードはボード上のノイズのために 6ビットの分解能しか持たず、 ADC での 8ビットの分解能の達成を助けるためにアナログ電源プレーンが導入された。 ADC ノイズ問題の助けとするために、ボード上のデカップリング・コンデンサも倍増された。制御による再設定のためにポートからアクセスできるいくつかの変換条件を設定する ADC の固定プルアップ抵抗は、 45kΩ から 10kΩ へと低くされた。 DSP は、処理の前に ADC データを直接メモリに送るための新しいルーチンを持つようにされた。

Table 5
Table 5: EDRA Example B
EDRA は部分的な再試験を示唆する 41 という値を出した (Table 5)。インターフェース・コンポーネントはプルアップ抵抗が小さくなって電力が分割されたとしても似通った ESD 許容度のものとなりそうであるが、これらはインターフェース端子に直接繋がるため大きなインパクトを持つ (これらが EMC を有意に改善するであろうことが予期され、その高いインパクト・ファクタを正当化する)。 DMA ルーチンはバス・アクセス頻度を倍増させる (従って過渡的負荷需要を増大させる) が、これはカードの内部 (I/O ではなく) であり、この再設計においてそれはデジタル側の電源に分離され、増やされたデカップリング容量に支えられている。

これは ADC ノイズの大幅な改善を示す筈なので、部分的な再試験はおそらくは放射イミュニティとなるであろうが、アナログ／デジタル電源分割が PCB レイアウト上で正しく行なわれたことを確認するために放射性エミッションも再試験されるかも知れない。

例 C：ラボ用計測器

ある小型のラボ用計測器が当初予期されたよりも低い電流消費を持つことが判明したので、使用されるヒューズが小さくされる。この製品は内部メモリに２倍の結果を保持するようにも更新され、所期のユニットのいくつかで見られたメモリ範囲外クラッシュへの対応のためにマイクロプロセッサにワッチドッグ・ルーチンが追加された。その PCB は、別のメモリ・デバイスのために設けられたが使用されたことがないメモリ線を除去するために改版された。

Table 6
Table 6: EDRA Example C
EDRA は、それらの設計変更に伴う再試験は必要ないことを示唆する 15 という値を出した (Table 6)。主な潜在的な脅威は、デジタル電源電流を増加させる可能性を持つ増加させられたメモリ・デバイスであるが、アドレスとデータのサイズは変更されていないので全体としてはそのリスクは依然として低く、ダイナミック電源要求は何ら大きな変更を示しそうにはない。

事例のデータベース

Excel スプレッド・シートの形での既存のリスク・ファクタの知識ベースをインターネットからダウンロードできる (http://www.tridatacom.co.uk/EDRA.htm)。このスプレッド・シートは、(設計の詳細を開示することなく) どの読者も寄与でき、従って集積的な設計の経験から構成される、拡大可能な知識ベースの基礎を与える。それらのリスク、及びインパクト・カテゴリーは大抵の分野の電子設計のために適当な筈であり、応用間での主な違いは再試験が示唆される合計のリスク・レベルとなろう。

EMC 性能を改善するある種の変更が高い EDRA 値を出すであろうことに注意すべきである。有益なものであるか有害なものであるかにかかわらずその EMC に関するインパクトを評価することがその意図であるので、これはその原理と一貫している。これは、性能を劣化させる変更がそれを向上させるものでオフセットされるという考えも防止する ―― 典型的には、それらの変更は同一の回路に同一のパラメトリックな結果 (例えば、試験の種類や周波数) の影響を与えそうにはない。正しくない、あるいは不適切なインプリメンテーションに伴って良くない結果を引き起こすことに気付かれた「グッド・プラクティス」の逸話的な報告がいくつかある。逆に、もし一連の変更が EMC 性能を著しく向上させるならば、これを知ることは価値があり、それらの変更は必要であれば他でインプリメントでき、その結果は将来の設計変更のためのより大きな EMC 余裕も与える。

結論

この論文で提案している EMC 設計リスク・アセスメント (EDRA) テクニックは既に適合試験が行なわれた回路や製品の設計変更の EMC 性能に対するインパクトを評価する単純で低コストな手法を提供する。この手法は、提案された変更の影響を評価し、あるいは提案された変更が EMC 再試験の必要性に照らして経済的に価値があるかどうかを判断するために用いることができる。

EDRA 法は、認証を必要としない製品 (すなわち、自己確認の製品のみ) に適用できる。 EDRA の結果は、再試験されなかった設計変更が少なくとも設計オーソリティによって技術的に評価されたことを証明するために、既存の試験データとともに技術構成ファイル (TCF) の中で使用できる。

謝辞

Transparent Engineering の Frederic Tual、Anglia Solutions の Frank Warnes、そして Ricardo Engineering の Murray Edington に、ここに含まれている内容と概念をレビューしてくれたことに感謝したい。

これは、EMC+Compliance Journal に掲載された記事を、その許諾を得て T. Sato が翻訳したものです。この翻訳については、原著者らはいかなる責任も持ちません。これについての意見、質問などは VEF00200@nifty.com (T.Sato) 宛にお送り下さい。

Last update: 2004-08-13