低 k 基材の使用は、10年以上にわたって、
マイクロ波アプリケーション (例えば衛星通信) では普通であった。
信号速度の高速化に伴い、
低 k 基材の使用が PCB ――特に PC マザーボードや携帯電話――
の主流に近付くであろうと長いあいだ予期されてきたが、これまでのところ、
設計者らは安価な FR4 やその同類の使用を続ける方法を見付けるだけの才能を持っていた。
Figure 8B は、SI、基材の損失角、そしてトレース長のあいだの関係を示す。
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翻訳: T. Sato
これらの PCB テクニックは、以下のことが望ましい場合に有用である：
このシリーズでカバーするトピックは：
同じ著者による 1999年 の EMC & Compliance Journal の以前のシリーズ、 「Design Techniques for EMC」[1] は PCB の設計とレイアウトに関する章 (「Part 5 - PCB Design and Layout」, October 1999, page 5〜17) を含んでいたが、 EMC のための最も基本的な PCB テクニック ――それらがどれだけ単純であるかとは無関係に、全ての PCB が従うべきもの―― をカバーしただけである。 このシリーズはウェブ上に掲載され、 このウェブ版はこれまでのあいだに著しく改善された [2]。 この著者による他の記事 (例えば [3] や [4]、そして [5] の Volume 3) も EMC のための基本的な PCB テクニックを扱っている。
上述の記事と同様、このシリーズはこれらのテクニックがなぜ働くかには煩わされず、 単にそれらのテクニックとそれらがどのような時に適当であるかを述べるであろう。 だが、これらのテクニックは世界中の様々な設計者によって実際上良く証明されており、 それらが働く理由は学界では理解されているので、信頼して使用することができる。 このシリーズで述べられるそれほど証明されていないテクニックは少数であり、 これはそれが適当であれば明記されるであろう。
これはこのシリーズの最後のものであり、あなたがそれを楽しんだことを、 あるいは少なくともその中に興味深い、あるいは有用な何かを見付けたことを望んでいる。
同じ著者による 1999年 の EMC & Compliance Journal の以前のシリーズ、 「Design Techniques for EMC」[1] は PCB の設計とレイアウトに関する章 (「Part 5 - PCB Design and Layout」, October 1999, page 5〜17) を含んでいたが、 EMC のための最も基本的な PCB テクニック ――それらがどれだけ単純であるかとは無関係に、全ての PCB が従うべきもの―― をカバーしただけである。 このシリーズはウェブ上に掲載され、 このウェブ版はこれまでのあいだに著しく改善された [2]。 この著者による他の記事 (例えば [3] や [4]、そして [5] の Volume 3) も EMC のための基本的な PCB テクニックを扱っている。
上述の記事と同様、このシリーズはこれらのテクニックがなぜ働くかには煩わされず、 単にそれらのテクニックとそれらがどのような時に適当であるかを述べるであろう。 だが、これらのテクニックは世界中の様々な設計者によって実際上良く証明されており、 それらが働く理由は学界では理解されているので、信頼して使用することができる。 このシリーズで述べられるそれほど証明されていないテクニックは少数であり、 これはそれが適当であれば明記されるであろう。
電源と 0V を運ぶ全ての PCB コネクタは、
その電源と 0V の接続に隣接するピンを用いるべきである。
もしそのコネクタが長いならば、
その全長に沿ってばらまかれた複数の電源／0V ピンのペアがあるべきである。
もしそのコネクタが幅広でもあるならば、
その全範囲にわたってばらまかれた複数の電源／0V ピンのペアがあるべきである。
理想的には、それぞれの信号ピンに隣接した電源／0V ピンのペアがあるべきであるが、 コストと空間の制約のため、これは通常は重要な信号 ――高速 (例えば Gb/s) 相互接続のような―― についてのみ行なわれる。 Gb/s 相互接続のための差動ペアの使用はこの制約を緩和し、 ２つ以上の信号ごとに１つの電源／0V ペアとできるようにする。 差動ペアの不平衡 (ドライバ、PCB トレース、コネクタ・ピンや外部ケーブル ―― [6] を参照) が低くなると、所定の PCB 性能のために、 所定の数の信号のために必要な電源／0V ピン・ペアは少なくなる。
コネクタ・ピンのそれぞれの電源／0V ペアの非常に近くで、 電源とグランドのあいだにデカップリング・コンデンサ (典型的には 10〜100nF) を 配置すべきである。 PCB にメイン電源が入る箇所には、バルク・デカップラも配置すべきである。 かつては、470nF 以上のバルク・デカップリングは常に電解コンデンサで行なわれたが、 今は 100μF までの積層セラミック (低電圧定格の) が入手可能であり、 それらはより小さく、より信頼でき、そして方向性がないのに加えて、 電解コンデンサよりも効果的な筈である。
上のガイドは、ケーブルへの接続にも、そしてボード間接続にも適用される。 バックプレーン型のアセンブリで用いられる時、 それぞれのコネクタの全範囲にわたって電源／0V ピン・ペアをばらまくことは、 そのアセンブリ内のプレーン全てのあいだの、 無線周波数 (RF) における低インピーダンス接続の達成を助ける。 メザニン・ボード型のアセンブリにおいてもそれは真であり、 さらにドーター／メザニン・ボードの全周に (そして、おそらくはその全面にわたって) 0V 接続をばらまくことも推奨される。 これは、空洞共振の制御も助ける ([7] の第 6章で述べた)。
ある種のアナログ設計のように信号に関係する複数の電源 (例えば ±15V) がある場合、
上のガイドが適用されるが、電源／0V プレーン・ペアの代わりに、
それらは電源／0V ピンの３つ組 (例えば ±15V と 0V) であるべきである。
PCB 外接続と EMC に関するより詳しいことは、[8] を参照されたい。
均質な基材 (FR4 のようなガラス・エポキシ基材と対比しての) は、
通常は FR4 よりも低い誘電率 (`k') を、またより低い誘電正接を持つ。
この例は、純ポリマー、そして液晶ポリマー (liquid crystal polymer; LCP) を含む。
低 k が重要である場合、
テフロン基材 (そして発泡テフロン基材でさえも) が用いられることがあるが、
基材が柔らかくなると、PCB アセンブリでの加工は難しくなる。
その低い k は伝搬速度を FR4 よりも高くし、
その低い損失は高周波信号をより遠くに伝送し、また良好な SI を維持することを可能とする。
低 k 基材の EMC 上の利点は、
主に差動ペアで達成できる低レベルの不平衡にある ―― [6] の 5.2章を参照。
高インピーダンス線路はより細いトレースを用いるが、
基材の薄い層を用いる時、そのトレース幅は低コストでの生産のためには小さくなり過ぎる。
低 k 誘電体は同一の特性インピーダンスのためにより広いトレースを用いる
(他の全てを同一として) ので、より高インピーダンスの伝送線路の使用を
より容易、もしくはより安価にし得る。
それ自身として有用であるのと同時に、
より高いインピーダンスの伝送線路を流れる電流は小さくなるので、
それらのエミッションは低くなる。
低 k 基材の使用は、10年以上にわたって、
マイクロ波アプリケーション (例えば衛星通信) では普通であった。
信号速度の高速化に伴い、
低 k 基材の使用が PCB ――特に PC マザーボードや携帯電話――
の主流に近付くであろうと長いあいだ予期されてきたが、これまでのところ、
設計者らは安価な FR4 やその同類の使用を続ける方法を見付けるだけの才能を持っていた。
Figure 8B は、SI、基材の損失角、そしてトレース長のあいだの関係を示す。
[9] は、信号が 10Gb/s 以上である時、 FR4 のようなガラス繊維基材上の 600mm やそれを超える長さのトレースは 深刻な SI、及び／もしくは EMC の困難を持つであろうことを示している。 [6] の 5.2章と Figure 6AK は、それ以外では安価な PCB でその恩恵を得るために、 均質な誘電体の１つか２つの層を使用する方法を示している。
SI 問題を扱うのはこのシリーズの意図ではないが、Figure 8C は、
FR4 と LCP のあいだでの、クロストーク 対 トレース - トレース間隔の興味深い対比を示す。
だが、これらの非常に小さいデバイスでの問題の１つは、 それらはより高速なエッジとより高い周波数のノイズが PCB の給電系や信号トレースに伝導できるようにし、 これはエミッションを顕著に悪化させ得ることである。 私は、1GHz (クロックの百万次高調波) までの全範囲でエミッション限度を超えた、 1kHz のクロック周波数の CSP を使用した人を知っている。 だが、このシリーズの記事の全ての勧告に従えば、 それらは通常はそれらが置き換えるより大きいデバイスよりも良い EMC を持つようにできる。
COB では、裸のシリコン・ダイ (チップ) が PCB 上に接着され、
金滅金された PCB パッドにワイヤ接続され、
保護のためにエポキシ樹脂かシリコーンが「滴下」される。
これは大量、安価な消費者向け製品のために、
あるいは非常に頑丈で高信頼の製品のために使用される、
非常に安価な PCB アセンブリである。
だが、その小さい PCB フットプリント、
(量産における) 低コスト、そして頑丈さにも関わらず、
COB は他の製品設計者の多くに無視されているようである。
COB の小さい寸法、そして PCB 内の 0V プレーンへのその近さは、
それがより良い EMC を持つことを意味するが、
それらが依然としてシールドを必要とするならば、
[12] で述べたような小さいシールド・カンを使用することができる。
だが、その「滴下」保護の上に導電性インクを印刷することによって COB をシールドする方が、
より容易であり、またより安価である。
この方法で形成されたシールドの寸法は
通常は内部共振が 10GHz よりも上でのみ生じ始めるほど小さく、
それには開口がない (PCB の表面よりも上には) ので、
その遮蔽効率は GHz 以上まで非常に高くなり得る。
PCB 上のシールドについてのより詳しいことは、[12] を参照されたい。
IC や電力半導体の内部では、 放熱器への浮遊容量はそのボンディング・ワイヤやリード・フレームから、 そして (1GHz よりも上では) シリコン・メタライズ・パターンからも生じ得る。 多くのタイプのパワー・トランジスタはその端子の１つ (例えば、コレクタ、ドレイン、アノード) をその金属性のタブや金属性の本体に接続しており、 これらの比較的大きい金属面とそれが取り付けられる放熱器のあいだの浮遊容量は 100pF に達し得る。
もしその放熱器が基準電圧に接続されているならば、それはそれに変動電流を注入し、 またその接続のインピーダンスと電流の大きさに依存した変動電圧を生じるであろう。 もし基準電圧がその目的のために正しいものでなかったならば、 この形でそれに注入されたノイズ電流は、 自己干渉を、あるいはエミッションの増大を引き起こし得る。
放熱器からの電界は直接放射されて放射性エミッションの問題を引き起こし得るし、 導体や金属構造に結合して伝導性エミッションの問題を引き起こし得る。 もし放熱器がエミッション問題を生じたならば、 放熱器に結合し、そこから IC や電力デバイスに結合するかも知れない外部電磁界によって、 イミュニティ問題が引き起こされるかも知れない。 従って、放熱器によるエミッションを低減することはイミュニティも向上させ得る。 150kHz 以上でのエミッションを持たない低周波アナログ回路であっても、 イミュニティを向上させるためにここで述べる放熱器テクニックを使う必要があるかも知れない。
良好な EMC (エミッションとイミュニティ) のためには、 実際にその変動電圧を発生している半導体の基準電圧に放熱器を接続することが重要である。 IC の場合はこれはその 0V プレーンであり、 パワー・トランジスタの場合はそれが電力を吸い込む電圧レールの１つ、 通常は最低のインピーダンスを通してそのデバイスに接続されるものである。 その接続手段、そしてそのプレーンや電源レールが、 関係する最大の周波数で低インピーダンスを持つことも重要である。 通常はこれが 数 MHz 以上の周波数を制御するために必要なことであるので、 このセクションの残りでは、放熱器が PCB 内の銅の基準面に接続されることを仮定する。
このテクニックは、そもそもは IC やトランジスタの内部の導体から放熱器へと流れる 浮遊容量電流のループ面積を低減するものとして考えることができる。 (良好な EMC のためには、最小の経路長と最良のループ面積を用いて、 浮遊電流をそれが発生した場所に戻すのが常に最良である。 その経路長は関係する最大の周波数における λ/10 よりも短いべきである ―― より短ければさらに良い。)
最も単純な放熱器 (例えば金属の直方体) を除いては、 1GHz まで (あるいはそれ以上) の正確な分析は、 以下のものを考慮に入れた、コンピュータ支援のシミュレータを必要とする：
このセクションの残りは、これらの設計の課題をより詳細に述べる。
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正方形、あるいは立方体の放熱器はその構造内で最大の共振周波数を持つ傾向があるので、 その最小の共振周波数が、関係する最大の周波数よりも充分に高いならば良い。 だが、そのような対象な形状の放熱器は より低い共振周波数においてより高い Q を持つ傾向があるので、 その周波数が関係する周波数範囲内に入るならば (特に、それらがクロックの高調波と同一の周波数まで低下するならば) 問題となり得る。 この問題を避けるためには、Figure 8E に示すように、それを直方体にし、 だが長過ぎたり薄過ぎたりするものとはせず、 また単純な比率の長さ：幅：高さ (例えば、1 : 2 : 3) を避ける。
関係する周波数範囲内に放熱器の共振が存在する時、
IC やパワー・トランジスタのための最良の場所は通常は放熱器のベースの中央であり、
これは通常は熱的性能のためにも最良である。
エッジの位置はより大きな共振ゲインとより高いエミッションを生じる。
フィンのあいだのチャネルの中央は、チャネル自身が共振する
(だが、これは通常はベースの共振よりもかなり高い周波数となる) までは最良である。
垂直のフィンはそれが走る方向の共振ゲイン (Q) を低下させるので、
通常はフィンを放熱器の最長の寸法に沿って走らせることが最良である。
垂直のピンは、ほとんど、あるいは全ての共振モードの共振ゲインを増加させる。
Figure 8F、8G、及び 8H を参照のこと。
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放熱器とプレーンのあいだの低接続インダクタンスは非常に重要である ―― [16] は放熱器の接続回路網のインダクタンスのおおよそ 3.5乗で 放射性エミッションが増加することを見出した。 [16] は、均等に分布した接続が重要であることも見出した ―― それは、同一の数の接続が不均等に分布し、 だが同一の総インダクタンスを達成した場合よりも、20dB 低いエミッションを持ち得る。 Intel は、プロセッサ・コアのクロック周波数の３次高調波における λ/4 よりも狭い間隔 (例えば、1GHz クロックについては 25mm) での接続を推奨している [18] が、 私は放熱器のエミッションやイミュニティに関係する最大の周波数における λ/10 よりも 狭くすることを推奨する。
Figure 8J は、それが「浮いている」場合の 放熱器の一例の周囲のフィールドのシミュレーションを示し、 Figure 8K は無限大のプレーンに４つの直接的な接続 ――それぞれの角に１つ―― で接続された同一の放熱器をシミュレートする。 使用されたシミュレータは現代的な PC の上で動く FLO/EMC であり、これは 直流から 10GHz までの全ての周波数に対する３次元フィールド・パターンを計算したものの、 これらの２つの図は １つの周波数における１つのプレーンにおけるフィールド・パターンのみを示す。
Figures 8L は、Figures 8J と 8K の状況における、 放熱器の上の点におけるフィールド強度と周波数をグラフ化する。 浮いている放熱器は明らかに直流から 2GHz までのフィールドの非常に良い放射器であり、 それに加えて 5.32GHz に共振を持つ； その角への４つの接続によって それは直流から 1GHz までで著しく低いエミッションを持つようになり、 その最初の共振周波数は 2.0GHz にある。
Figure 8L では、 8個、そして 16個の等間隔の接続を持つ、同一の放熱器をシミュレートしている。 8個では、それは浮いている放熱器よりも直流から 2GHz までで著しく低いエミッションを持ち、 その最低の共振は 3.75GHz まで上昇する。 16個では、それは直流から 3GHz までで非常に低いエミッションを持ち、 その最低の共振はさらに 4.6GHz まで上昇する。 さらに多くの接続を加えることはこの傾向 ――最低の共振周波数を上昇させ、 その周波数のおおよそ 75% よりも下でのエミッションのレベルを低減する―― を続けさせるであろう。
16個の接続でのシミュレーションは、9.75GHz に、おおよそ +12dB のピークを持つ、
他には存在しない新たな共振を持つことに注意されたい。
この物理的原因が何かはまだ不明だが、それは、シミュレーションの価値は、
ハードウェアが作られる前のプロジェクトの初期、変更が最小のコストを要する時に、
問題を引き起こし得る予期しない結果を明らかにすることにあることを示す。
上のシミュレーションは、0Ω の抵抗を持つと仮定された、
「直接的」な放熱器接続を用いている。
[7] の 5.9章は、PCB プレーン - シャーシ間接続について、
0Ω 接続の代わりに抵抗性 (損失性) の接続を用いることは、
共振周波数よりも下でのエミッションの増加を代償として、
共振ピークの振幅を低減することを示した。
Figure 8M は、同一のトレード・オフが
放熱器 - プレーン間接続についても機能するかどうかを明らかにするシミュレーションを示す。
それは、25Ω 以上の接続抵抗では、
その共振周波数よりも下でのエミッションの増加を代償として、
最初の共振はほぼ完全に制動されていることを示す。
より大きな値の接続抵抗は、直流から最初の共振周波数までのより高いエミッションと、
その周波数よりも上でのより低いエミッションをもたらす。
その接続に抵抗の代わりに 50Ω フェライト・ビーズを用いることは、
そのフェライトが非常に低いインピーダンスを持つ低い周波数において
良いエミッション性能を回復させる筈である。
これらのシミュレーションの結果は、特に最低の放熱器共振を
関係する周波数よりも上に動かすことが実際的でないことがわかった場合の、
興味深く有用ないくつかの応用を指し示す。
だが、私は実際の設計で
放熱器 - プレーン間接続に抵抗やフェライトを用いようとしたことがある人を知らないので、
それが現実にシミュレーションが暗示するように効果的であるかどうかを知らない。
プロセッサ・ソケットの一部は
放熱器のための組み込みの放熱器接地ポスト付きで供給されているかも知れないが、
PCB 上への組み立てが容易でボード面積を使い過ぎない安価な解決をもたらすために
電気、及び機構技術の同僚と働くのは、主としてそれぞれの技術者の手の上にある。
Figure 8N は Intel Corporation によって設計された例 [19] を示す
―― 単純に言うと、PCB に半田付けされ、
デバイスの上の放熱器にスプリング・フィンガーを接触させる金属の台座である
(中央の開口は IC と放熱器のあいだの熱伝導材のためのもの)。
類似の金属部品を設計して作ることは比較的容易であり、 放熱器が作られているものと信頼できる電気的接触を行なうために滅金された 正しい種類のスプリング性の金属で作られているならば、 それらは良く機能するであろう。 PCB シールド・カンやスプリング・フィンガー・ガスケットの製造業者は 最良の材料を推奨できる筈であり、またその最も適当な製造業者でもあるかも知れない。
異種の金属のあいだでの任意の接触点における腐食、 経時的な酸化効果 (特にアルミニウムや鋼の場合)、 金属部品上の加工時の残留物や保護皮膜 (特に陽極酸化や絶縁性ポリマー皮膜を用いたパッシベーション) によって極度に損なわれ得ることに注意されたい。 腐食は、結露や、液体によるその他の湿潤が生じ得る場合、大きな問題となり得る。 予期される物理的、化学的、生物学的、そして環境的な曝露にもかかわらず、 意図された放熱器接続全てが全ライフサイクルにわたって 非常に低いインピーダンスの接触を維持することを確かとするための 適切なテクニックを使用する。
生産に際しては、
それぞれのロットの金属部品 (放熱器、固定具など) が非常に高い導電性の表面を持つかどうかを、
低接触圧の平らなプローブを用いて常に確認する。
これは、金属部品の製造業者や滅金業者の一部は表面導電性仕様を理解せず、
絶縁性透明ポリマーのコーティング (これは目に見えない) を
気まぐれに適用し勝ちであることから、推奨される。
また、生産購買者の一部は、購入仕様書に書かれているにも関わらず、
「それは全く同じに見える ―― 灰色の金属」だということで、
アロクローム処理のアルミニウムの代わりに陽極酸化処理のアルミニウムを、
あるいはポリマー・パッシベート・コートされたアイテムを購入するであろう。
Figure 8N を見ると、次のステップは明らかに見える
―― 放熱器を PCB に接続する部品を、
それが IC を「ファラデー・ケージ」に閉じ込めるように設計する
―― PCB レベルで最良の EMC 性能を与えるために、
IC をシールドし、放熱器とプレーンのさらに良い接続を行なう。
([12] で述べたように) IC を PCB レベルでシールドすることは
気流を阻害して過熱を引き起こし得るが、
シールドを放熱と組み合わせることはこの問題を解決し得る。
適当な構造の例は、Figure 8P に示す。
Figure 8P は、PCB の部品面の 0V ガード・トレース (錫滅金され、ソルダー・レジストで覆われていない) との電気的な接触を行ない、 放熱器のベースとの電気的な接触を行なうために、 上側と下側にスプリング・フィンガー接点を持った、IC を囲む金属構造を示す。 そのような金属構造は、「ピケット・フェンス (picket fence)」、 あるいは「額縁 (picture frame)」と呼ばれることがある。 この図は、ピケット・フェンスの位置決めや実装のためのピンや、 放熱器がどのように保持されるかは示していない。
シールドを行なうために IC の全周で放熱器を 0V プレーンに接触させるための、 多くの設計上の可能性がある： スプリング・フィンガーを使う代わりに、複数の点で PCB に半田付けされる、 金属や滅金されたプラスチックで作られたピケット・フェンスを用いることもできる。 もし IC が充分に低いプロファイルを持つならば、 圧縮性導電性ガスケットや、導電接着材の滴でさえも使用することができる。 放熱器に直接溶接や半田付けされた、 あるいはその一部として形成された金属構造とすることもできる。
効果的なシールドとするためには、ピケット・フェンス (あるいはその他のもの) は
IC の全周で連続していなければならず、
放熱器と PCB の上面の 0V 「ガード・リング」やプレーンの双方との
低インピーダンス電気的接触をその外周全体で高頻度で行なわなければならない。
0V ガード・リングや上面のプレーンは、その全周で、
メインの 0V プレーンに非常に頻繁にビア接続されなければならない。
その接触点とビアの間隔についての設計ガイダンスは、
[12] の 2章の PCB シールドに対するものと同一である。
放熱器と半導体のシリコン・チップやボンディング・ワイヤとのあいだの浮遊容量を減らすために、 より低い誘電率を持つ、及び/もしくはより厚い熱伝導性絶縁材を使う。
シールド付き熱伝導材も使用できるかも知れない。 これらはそのあいだにシールド層を挟み込んだ２つの熱伝導性絶縁層を持ち、 浮遊ノイズ電流を放熱器から締め出すことを助ける。 放熱器について既に述べたのと同様、 エミッションを低減して最低の共振周波数を上げるために、その内層の金属層は、 理想的にはその周囲の複数の点で、適切なプレーンに直接接続されるべきである。
ヒート・パイプが使用される時、その長さは
通常はデバイスに直接取り付けられた同等の放熱器よりも低い共振周波数を与えるであろう。
既に述べたように、低い周波数におけるエミッションを低減し、
またその共振周波数を PCB 内のクロックの高調波やその他の強い信号から遠ざけるために、
ヒート・パイプは適切な PCB プレーンにその全長に沿って接続されるべきである。
理想的には、ヒート・パイプの共振周波数は関係する最大の周波数よりも高くなるであろうが、
これが可能ではないことも少なくない。
ヒート・パイプのデバイスから吸熱する部分はかなり小さく、
それ自身はヒート・パイプ全体 (あるいはデバイスに直接取り付けられた同等の放熱器)
よりも遥かに高い共振周波数を持つ。
従って、もしヒート・パイプ・アセンブリ全体を、
PCB プレーン、あるいは (PCB プレーンにしっかりと接続する代わりに ―― [7] を参照)
関係するシャーシに接続することが難しいならば、Figure 8Q に示すように、
その集熱器を上で述べたように PCB プレーンに接続し、
ヒート・パイプ・アセンブリのより大きな部分からのエミッションを低減するために
ヒート・パイプの「パイプ」エレメントの周囲に
フェライトを取り付けることができるかも知れない。
デバイスと放熱器のあいだに電気的絶縁がない場合 (普通に用いられている安上がりな方法)、 その放熱器は必要な電気的絶縁を与える適切な定格のコンデンサを通して 所定の電源プレーンに接続する必要があるかも知れない。 [21] で減結合コンデンサについて議論された問題と同様、 使用するコンデンサの数、PCB 上でのその配置、そしてそれらのトレース引き回しは、 高い周波数における放熱器接続に顕著な影響を持つであろう。 そのような「ライブ」の放熱器では、 設計において電気的安全の問題を常に考慮すべきである (例えば、コンデンサの総容量は感電の防止のために制限されるかも知れず、 そのコンデンサはクラス Y1 や Y2 で安全認証を受けている必要があるかも知れない) ―― [5] の第４巻を参照。
パワー・トランジスタの放熱タブは、外部放熱器が取り付けられていない場合でさえも、 エミッションの効率的な放射器となり得る。 私は、PCB 上に垂直に建てられた一個の TO-220 パワー・トランジスタ・デバイスを持つ、 20mm 角よりもそれほど大きくない PCB 上の安価なインバーターを見たことがある。 その TO-220 の金属タブからのエミッションは そのインバーターを広い周波数範囲にわたって 一般エミッション限度 (伝導と放射) に不合格とさせたが、 勿論、それはそのスイッチング半導体のドレインに内部で接続されていたので、 基準に接続することはできなかった。 タブから適切な基準への数 pF のコンデンサが、その問題を解決した。
電力用デバイスは、Figure 8R に示すように、往々にして
費用を節約するために金属エンクロージャを放熱器として使用できるように
PCB の１つのエッジに取り付けられる。
この場合、その金属エンクロージャは、特にその電力用デバイスの近傍で、
PCB 内のメインの 0V プレーンに複数の点で接続されるべきである。
その目的は、その電流の大部分が (表皮効果によって)
エンクロージャ内に留まって外部エミッションを引き起こさないように、
関係する最大の周波数において非常に低いインピーダンスで、
電力用デバイスによって引き起こされる浮遊電流を PCB に
(そして、従って全ての関係する電源レールに) 戻すことである。
[7] は PCB - シャーシ接続を扱っており、その設計ガイダンスはここにも該当する。
その金属エンクロージャは、理想的には、
エンクロージャのこの領域を流れる激しい電流が
「漏洩」RF フィールドを生じさせないように、
電力用デバイスの近傍に、またエンクロージャ - PCB 接続の近くに、
開口や継目を持たないべきである。
Eric Bogatin は、[22] で、「全てのパッケージの共振周波数を知り、 クロックの高調波との重複があればパッケージの形状を変更する」と言っており、 私はこのアドバイスの改善が可能とは思わない。 もしパッケージ共振と回路の動作のために必要なクロック高調波との重複を避けられないならば、 そしてもしスペクトラム拡散クロックが充分でない、あるいは何らかの理由で使用できないならば、 シールドが唯一の回答となりそうである。 [12] は PCB シールド・テクニック ――シールドを与える最小コストの方法―― について述べている。
実際の応用におけるパッケージの共振周波数を正確に同定するためには 3D フィールド・ソルバが必要であるが、 単純な数式を用いて最低の共振周波数の粗い推測を行なうことが可能かも知れない。
チップ・スケール・パッケージ (上述) は、可能な最小のパッケージ寸法を与える。 だが、デバイスに対して行なうべき何百もの接続がある場合、 そのコンタクト・ピッチが小さ過ぎるために、 手頃な PCB テクノロジーはそれら全てを接続することはできないかも知れない。 従って、良好な EMC を達成するためでないとしても、 デバイスへの接続のためだけに HDI/マイクロビア PCB テクノロジー [23] が必要かも知れない。
テスト・パッドをそれぞれの回路ノードに追加しないことが、 EMC のために非常に重要である。 そのようなパッドを追加することは、 BGA のようなピン数の多いデバイス (これはいずれにしても引き回しが充分に難しい) に 極度の困難を引き起こし得る。 だが、より重要なことは、トレースの端のテスト・パッドは 他の導体と全く同様に「偶発的アンテナ」として振る舞うことである ―― だが、伝送線路テクニックが必要かどうかを見るために それを分析しようと考える設計者は非常に少ない。
BGA は、往々にして、それらの一部は それらの上に存在する信号やノイズの電気的長さと比較して非常に長いトレースを用いている、 テスト・パッドの偶発的アンテナの森に囲まれる羽目になる。 テスト・パッド自身に関係する浮遊容量は、 それに接続されるトレースの実効的な電気的長さを顕著に増加させる。 その結果は、テスト・パッドが、終端されていないスタブ伝送線路 (それらが SI を損なうのに非常に効果的なものとする) として、 そして 100MHz 以上での偶発的アンテナ (エミッションとイミュニティを損なう) として振る舞うというものである。 粗い例では、15mm よりも長いトレース長を持つテスト・パッドは、 おそらくは 1GHz よりも下で顕著な SI と EMC の問題を引き起こすであろう。
それぞれのテスト・パッドが SI のための伝送線路の観点から分析されない限り、 テスト・プローブによって測定された信号は歪み、 完璧に良い PCB がリワークのために送り返されるかも知れない。 それぞれのテスト・パッドが良い EMC 性能のために整合伝送線路として分析され、 設計されない限り、そのような PCB は、EMC エミッション要求への適合のために、 おそらくはコストを要する相当のシールドを必要とするであろう。 だが、これを行なうコスト、そしてテスト・パッドと そのトレースや終端 (それらを使うことが可能な場合) のために失われる PCB スペースは、 現代的な IC を使う製品が、そのような 1970年台のテクニックをスクラップにし、 その代わりに良質のボード製造を用いることをより経済的なものとするであろう。
だが、テスト・パッドを使わずに故障の位置を同定できる、 実証済みの PCB 試験テクニックがある。 「デバイス・セントリック」バウンダリ・スキャン・テスト (JTAG など) テクニック [24a] は、 そのボード上のデバイスの一部が JTAG 対応でない場合でさえも、 PCB 自身のアドレスとデータのバスを用い、 また PCB の機能上のコネクタのみを用いて試験して、 ほとんどの／全てのデバイス故障を 個々のコンポーネントのレベルで同定することを可能とする。 現代的な VLSI デバイスの多くと多くのシステムのソフトウェアで提供されている 「ビルト・イン自己診断」 (BIST) 機能も JTAG でアクセスすることができ、 そのテクニックの有用性をさらに拡大する [24b] [24c]。
ボード・リワークは非常にコストを要し、PCB の信頼性を低下させ、 保証コストの増大をもたらす。 従って、たとえ JTAG が使用できないとしても、 ビルト・イン自己診断 (BIST)、及び／もしくは PCB の試験のための機能試験に頼る ――そして、bed-of-nail や flying probe 試験に出費するよりも 不良のボードを廃棄する方が安価となるほど不良の PCB の数が低くなるように、 回路設計、PCB レイアウト、コンポーネント、及びアセンブリの品質を向上させる―― ことが、より費用効果の良いものとなり得る。
自らが彼らの会社の金を節約していると考えて、最安値のボード製造業者と組み立て業者、 そして最安値のコンポーネント供給者を使うように購買部門が主張する企業にしばしば出会う。 だが、彼らは、結果的な bed-of-nail 試験とリワークの実施の総コストは そのような低品質の供給者の使用によって節約したものよりも 大きいかも知れないことを考慮しない。 実質的に、彼らは「いかなるコストを費しても金を節約」している。 Marconi Instruments は、1980年台に、供給者らは否定しているものの、 UK でフル・スペックとして販売されているコンポーネントの既知の悪いロットがあり、 それらはその供給者らに最小の忠誠を示して 最も厳しい契約を行なった買い手らに販売されたことを見出した。 人生の実に多くの他の領域と同様、あなたは支払った分だけのものを手に入れる。 材料費 (BOM) の低減には明らかに意義があるものの、もしこのように行なったならば、 総生産コスト (保証返品のコストを含む) は節約された BOM コストよりも増大し、 全く費用効果が良くないものとなる。
先進的な PCB の EMC 問題が加わる時、そのコスト・バランスは、 より高品質の供給者と生産を用いて、かつ／もしくは JTAG 設計／試験テクニックを用いて テスト・パッドを除去する方向にさらにシフトする。
テスト・パッドやコネクタ、あるいはプログラミング・コネクタを使用しなければならないならば、 その機能や EMC の検証がそれらが付けられた状態で行なわれるように、 それらを初期設計で PCB に加えることが重要である ([25] の 31-072 ページ)。 一部の企業では、 PCB 設計が (おそらくは) 完了した後で生産部門がレイアウトにテスト・パッドを追加するが、 現代的な半導体デバイスにおいては、たとえそれが機能に影響しないとしても、 これは容易にその EMC を完全に損ない得る。
テスト・コネクタやプログラミング・コネクタへ繋がるトレースは テスト・パッドへのものと全く同一の EMC 問題を持つので、 全く同じ方法で扱われるべきである。 プロトタイプ中にのみ必要であった任意のトレースは、EMC 試験を開始する前に取り除くか、 あるいはそれらが機能的なトレースであるかのように EMC について同一の配慮のもとに扱うべきである。 そのようなトレースは、伝送線路上のスタブとして扱う必要があるかも知れない ([6] を参照)。
企業によっては、そのプロトタイプ PCB を、 そのプロトタイプ上のほとんどの／全てのノードをテストすることを 唯一の目的として付け足されたものへと出ていく多数の追加のトレースを含めて設計している。 生産の準備ができたと判断された時、 その「試験用の付け足し」は PCB アートワーク上で単に切り離され、 PCB のエッジに達する多数のテスト・トレースを残す。 現代的なデジタルや RF のデバイスを用いた PCB 上では、 その非常に速い信号エッジ、及び／もしくは高周波に伴って、そのようなテクニックは そのプロトタイプ PCB が量産品の PCB と些さかなりとも似た SI や EMC を持つことを不可能とし、 良好な SI と EMC を達成することを、 それが不可能でないとしても、非常に困難なものともする。
その余計なテスト・トレースがレイアウトから完全に取り除かれたとしても、そのトレースは そもそもはテスト・トレースを含めて収められるようにレイアウトされたものであるので、 残されたレイアウトは通常は理想よりも良くないものとなる。 通常、プロジェクトのこの段階では、 PCB 全体を配線し直してその機能性と EMC を再試験する時間はない。 このテクニック全ては、 おそらくは 1970年台や 1980年台の遅いデバイスと低い周波数では受け入れられたものであるが、 現代的な電子デバイスのためには全く不適当である。
もし上記のテクニックをまだ使わなければならないならば、 最終設計の機能性と EMC のために必要なトレースとプレーンは、 このシリーズの全てのガイダンスを考慮に含めて、 最終製品でそれらが持つレイヤと積層を用いて設計すべきである。 そして、テスト・トレースは、 オリジナルのトレースとのクロストークを避けるように注意しながら、 追加の PCB レイヤとして追加すべきである。 その付け足された「テスト PCB」はプロジェクトの可能な限り早期に取り除き、 関連するテスト・トレース・レイヤを完全に取り除くべきである。 その「テスト用の付け足し」の設計が慎重に行なわれ、 伝送線路の整合が維持されている (往々にしてそうならない) としても、 それを取り除くことはその EMC 性能を顕著に変え、 またその機能性と SI 性能も変えるかも知れない。 先進的な PCB では、このテクニックを全く使用しないことが最良である (PCB が「先進的」なものとしての扱いを必要とするかの判定をどのように行なうかは、 [26] の Figure 1D を参照)。
バスがケーブル (あるいはドッキング・ステーション) のために用意されたものであり、 かつそのコネクタが挿されていない、 あるいはその製品がドッキングされていない時にはそれが終端されない場合には、 不要である時にそのクロックやデータを停止させるようにする。
EMC 技術者の一部は、グランド・バウンスを低減するために、 未使用の I/O ポートを「強」駆動能力で出力にプログラムし、 それを Low にプログラムして 0V プレーンに接続することを推奨する。 一部は、電源バウンスを低減するために High にプログラムして電源プレーンに接続することもできるだろう。 グランド、及び電源バウンスは SI に対する問題であり、 またエミッションを増大させる同相ノイズ電圧、及び電流の源でもある ―― 従って、それらを低減することは良いことである。
だが、起動や干渉に際して、そのピンのプログラミングが瞬間的にであっても変えられたならば、 このテクニックでは問題が起こり得る ―― その電源から誤動作や損傷を引き起こし得る高電流を流れさせるかも知れない。
IC 設計者らは彼らのデバイスの EMC を向上させるより多くのテクニックを開発し続けているので、 新たな ASIC や FPGA の設計を始める時、常に何が利用できるのかを尋ねること。 EMC を制御する最小コストの場所は、たとえ結果的により多くの費用を要したとしても、 通常は半導体自身の内部である。 PCB レベルでの EMC の制御は、通常はその次に費用効果が良い [26]。
一部の PCB 製造業者は、(銅の代わりに) PCB 積層自身の内部に伝送線路整合抵抗を作るためにエッチングすることのできる 埋め込みの抵抗性金属レイヤーを提供する。 そのような終端をデバイスのピンに正確に配置することはより容易である。
デバイスによっては、たとえ終端抵抗がそのピンに可能な限り近く配置されたとしても、 その内部相互接続の長さ自身が EMC の目的で充分に良い線路整合を妨げるのに有意となるほど速く動作するようになっている。 デバイス内の「スタブ」によって引き起こされる ある程度のオーバーシュートやリンギングは、常にある。 これは、上で述べたチップ・スケール・パッケージのような、 使用可能な最小のパッケージを使用するもう１つの理由となり得る。
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PBG/EBG 構造によって達成される減衰を正しく評価するためにはフィールド・ソルバか実験が必要だが、 私は、FR4 基材を用いた PCB での PGB/EBG 構造の要素として 一辺が D の小さい矩形のプレーンを用いた時、 おおよそ 22/D から 42/D の周波数範囲にわたって有意な減衰が生じると予測する。 ミリメートルの D は周波数を GHz で与え、 例えば 10mm の矩形の配列は 2.2〜4.2GHz にわたって有意な減衰を与える。 より大きな減衰は、PBG/EBG 配列のより大きな面積を必要とする。
PGB/EBG 配列はあるゾーンのノイズや信号が 共通のプレーンを通って他のゾーンに伝搬することを低減するために用いることができるので、 ある PCB ゾーンの全周で、あるいは「コネクタ・ゾーン」の周囲で、 [12] で述べられているようにある領域の他からの分離を助けるために、 あるいは [11] で述べられているガード・トレース・テクニックの代わりとしてさえも 用いることができるかも知れない。 回路の動作のために重要な波動を減衰させるように、 例えば 0V／電源プレーンが特定の必要な周波数で電流を供給することを妨げるように、 PBG/EBG を用いないこと。 非常に重要な可能性を持つかも知れないこの新しい技術に関するより詳しいことは、 [29] [30] [31] [32]、及び [33] を参照されたい。 [34] は埋め込みのデカップリング・コンデンサの性能を向上させるために PBG/EBG 技術を高誘電率薄膜と組み合わせる可能性を示している (埋め込みコンデンサについては [21] の 3.14章で述べた)。
PCB 内で PBG/EBG を使うために必要なビアの数は、
ブラインド、あるいはバリード・マイクロビア PCB 生産テクニック (このシリーズの第７部を参照)
と共に使うのが最も容易であろうことを暗示する。
PBG/EBG 技術は、より多くの PCB 面積か、あるいは追加の PCB レイヤーを使うので、
コストを加えるであろうが、
他の手段ではより困難、かつ／もしくはより高価なものとなり得る、
1GHz を超える周波数で伝搬と共振を制御する手段を与える。
このテクニックを実験用 PCB 以外の何かで使った人を知らず、
それを実際の製品で使った経験について聞ければと思う。
もしトレースが、マイクロプロセッサ、RAM、 あるいはその他のノイジーなデバイスの反対側に引かれなければならないならば、 そのフットプリントを横切る代わりに迂回すべきである ([25] の 31〜72ページを参照)。
良い歩留まりで生産することを容易にするために、
基板製造業者は日常的にレイアウトを調整する。
これは、通常は、たとえこれが近傍のトレースに食い込み、
あるいはアンチパッドが他と融合してプレーンに大きな穴を生じるとしても、
ビアやスルー・ホールの周囲の
クリアランス・ホール (アンチパッド) の直径を大きくすることを意味する。
最小の価格を提示した供給者から PCB を購入するだけの一部の生産購買者の傾向は、
このプラクティスを促進するだけである。
従って、Figure 8U に図示したあまりにもありふれた状況やその他の無断での変更が
問題を引き起こすことを避けるために、
パネル化された後の PCB 供給者の最終的なフィルムを常に確認し [35]、
あるいは貼り合わせ前の予備パネルを確認することが重要である。
低価格、大量生産の PCB 製造業者によって、安全でなくなる程まで、 許可を得ることなしに変更された PCB を見たことがある。 勿論、これは、その安全でない PCB を用いた 100,000個の最終製品が UK に供給された後でようやく発見された。 オリジナルの設計者の識別名とバージョンはその PCB 上に変更されずに残されていたが、 そのレイアウトの他の部分は彼の設計に少し似ているだけであった！ 私は、融合したアンチパッドが、 PCB 全体にわたって連続していることを意図したメインの 0V プレーンを、 0.25mm よりも太くない銅の鬚だけで接続された２つの大きなプレーンに 実質的に分割した PCB を見たこともある。 これらのロットの PCB で組み立てられた製品の EMC 性能は、 正しいアンチパッド寸法で作られていた、 EMC 適合性に関して試験されたものと全く似ていない。
大きすぎるクリアランス・ホールやその他の無許可での引き回しの調整は、 試作の PCB よりも「量産」ロットでの方が起こりやすい。 従って、もし試作品に存在しなかった機能上や EMC の問題が量産で生じたならば、 常に PCB を疑うこと。 ２層よりも多い PCB では、 完成した PCB の内部で実際に何が起きているのかを見るためには、 X 線検査が必要かも知れない。
PCB 製造業者は、銅のバランスを助けるために ([23] の 3.3章、及び 4章を参照)、 あるいはウェーブ・ソルダリングを用いる時の半田の「横取り」のために ([36] の G-23 ページを参照)、銅のパッドや面を追加することがある。 これらはインピーダンスが管理されたトレースのインピーダンスを狂わせ、 あるいは差動線路をアンバランスにし得る ([6] と [23] の 4章を参照)。 PCB が改版された時、製造業者は異なった形で銅のパッドや面を追加し、 異なった問題を引き起こすかも知れない。 そのような追加のパッドや面が必要な場合、それらは PCB 設計者によって、 EMC への影響を考慮に入れて行なわれるべきである。
完成した PCB の全ての側面は設計者の完全な管理の元になければならない
―― PCB 製造業者は、慎重に考慮された文書による承認なしでは、
いかなる変更も認められてはならない。
だが、たとえ PCB の購買契約にそれが書かれていたとしても、
それに従わないかもしれないと仮定し、
それぞれの場合に最終的なフィルムや予備パネルを確認するように主張するのが最良である。
多くの企業においては、次のバージョンやコスト低減の作業をする人々は、 それを理解できないか、あるいはそれを読む時間があるとは思わないか、 あるいはそのような文書が存在するかどうかを尋ねようとさえ思わないかのいずれかであるので、 元々の設計者が設計の EMC 上の特徴に関する技術報告書を書いていても助けとならないであろう。 他の誰かがその設計の責任を持った時にそれが台無しにされないように、 良い EMC の作業全てが「耐久性を持つ」ことを確かとする必要がある。
設計の EMC の将来保証を助けるために、 回路図、PCB 設計文書、組み立て図、作業指示書、 そしておそらくは部品リスト (材料明細) にも、 EMC 性能を達成するために必要な 設計上の特徴やコンポーネントの全てを説明することが非常に重要である。 場合によっては、図面のそれぞれのページへの、 そのシンボルが EMC のために重要なものを示す旨の脚注と共に、 近傍に「EMC」シンボル (E だけであるかも知れない) を付けることが必要となる だけかも知れない。 他の場合、例えば「これらのトレース・ペアは、その全長にわたって、単一の PCB レイヤ上に、 ２つのソリッドな 0V プレーンのあいだのストリップラインとして対称に引かなければならない」 のような、何らかの指示が必要となるであろう。
少なくとも、これは設計のそれらの側面を変更しようとしているかも知れない人々に、 彼らがその EMC 性能を混乱させつつあり、 従って彼らが何をしているのかを知った方が良く、さもなくば ――雇主の金を大量に浪費して、EMC 設計を正しく行なうことを困難な方法で学びながら―― 試験と再設計に多くの時間を費すことが予期されることを警告する筈である。 もしより強い警告が必要であると感じる (例えば、うまくいくまでに長い時間を要した設計上の微妙な点について) ならば、それを加えること！
そのレイアウトが EMC のために良いことを確かとする責任全てを引き受けるべき 電子回路設計者が、常に PCB レイアウトをレビューすべきである。 この規則に対する唯一の例外は、 PCB レイアウトを行なう人が PCB の EMC を充分に理解しており、 その知識を効果的に適用する場合である。 [26] で述べたように、SI と EMC のための良い現代的な PCB 設計は、 相当の知識、技術的経験、そしてフィールド・ソルバのような コンピュータ・アプリケーションを理解して使用する能力を必要とする。 必要な経験の水準は、電子回路を設計し、あるいは ソフトウェアを書くために必要なものと同等、あるいはそれ以上となり得る。
設計者は往々にして、管理者 ――技術的なトレードオフを理解せず、 従って彼らの行動が、生産コストと保証コストを増大させるかも知れないのと同様、 彼らが意図したのとは逆の効果を持ち、 実際にプロジェクトのコストと遅延を増大させ得ることを理解しない―― によるコストや時間の圧力のもとにある。 このトピックについてのより詳しいことは、 [26]、そして第2部 [12] の最後の章を参照されたい。
[1] "Design Techniques for EMC" (in six parts), Keith Armstrong, UK EMC Journal, Jan - Dec 1999
[2] "Design Techniques for EMC" (in six parts), Keith Armstrong, http://www.compliance-club.com/keith_armstrong.asp
[3] "PCB Design Techniques for Lowest-Cost EMC Compliance: Part 1", M K Armstrong, IEE Electronics and Communication Engineering Journal, Vol. 11 No. 4 August 1999, pages 185-194
[4] "PCB Design Techniques for Lowest-Cost EMC Compliance: Part 2", M K Armstrong, IEE Electronics and Communication Engineering Journal, Vol.11 No.5 October 1999, pages 219-226
[5] "EMC and Electrical Safety Design Manuals", a set of four volumes edited by Keith Armstrong and published by York EMC Services Ltd., 2002, ISBN 1-902009-07-X, sales@yorkemc.co.uk, phone: +44 (0)1904 434 440.
Volume 1 - What is EMC? ISBN 1-902009-05-3
Volume 2 - EMC Design Techniques - Part 1 ISBN 1-902009-06-1
Volume 3 - EMC Design Techniques - Part 2 ISBN 1-902009-07-X
Volume 4 - Safety of Electrical Equipment ISBN 1-902009-08-8
[6] "Advanced PCB Design and Layout for EMC - Part 6: Transmission lines (and any traces carrying high-speed signals or noises)", Keith Armstrong, EMC & Compliance Journal, March 2005 pp 33-41, May 2005 pp 31-41 and July 2005 pp 30-41, available as one article from http://www.compliance-club.com/keith_armstrong.asp
[7] "Advanced PCB Design and Layout for EMC - Part 3: PCB-Chassis Bonding", Keith Armstrong, EMC & Compliance Journal, July 2004 pp 34-43, available from http://www.compliance-club.com/keith_armstrong.asp
[8] "Design Techniques for EMC - Part 2: Cables and Connectors", The UK EMC Journal, April 1999, pp 7-16, available from http://www.compliance-club.com/keith_armstrong.asp
[9] "The Impact of PCB Laminate Weave on the Electrical Performance of Differential Signaling at Multi-Gigabit Data Rates", Scott McMorrow and Chris Heard, DesignCon 05, January 2005, http://www.teradyne.com/prods/tcs/resource_center/whitepapers.html.
[10] "Chip Scale Packaging, Choices and Challenges", Joseph Fjeldstad, Electronic Engineering magazine, May 2000
[11] "Advanced PCB Design and Layout for EMC - Part 4: Reference Planes for 0V and Power", Keith Armstrong, EMC & Compliance Journal, July 2004, pp 34- 43, http://www.compliance-club.com/keith_armstrong.asp
[12] "Advanced PCB Design and Layout for EMC - Part 2: Segregation and interface suppression", Keith Armstrong, EMC & Compliance Journal, May 2004, pp 32-42, http://www.compliance-club.com/keith_armstrong.asp
[13] "Minimising EMI from Heatsinks", N J Ryan, D A Stone and B Chambers, Compliance Engineering 2000 Annual Reference Guide, pp 52-56, from the archives at www.ce-mag.com or directly from: http://www.ce-mag.com/ARG/Ryan.html.
[14] "FDTD Modeling of Heatsink RF Characteristics for EMC Mitigation", N J Ryan, D A Stone and B Chambers, IEEE Transactions on EMC, Vol.44 No.3 August 2002, ISBN: 0018-9375, pp 458-465.
[15] "Grounding of Heatpipe/Heatspreader and Heatsink Structures for EMI Mitigation", C Wang, J L Drewniak, J L Knighten, D Wang, R Alexander and D M Hockanson, IEEE 2001 International EMC Symposium, Montreal, Canada, August 13-17, ISBN: 0-7803-6569-0, pp 916-920.
[16] "The Effect of Grounding on Radiated Emissions from Heatsinks", J F Dawson, A C Marvin, S J Porter, A Nothofer and J E Will, S Hopkins, IEEE 2001 International EMC Symposium, Montreal, Canada, August 13-17, ISBN: 0-7803-6569-0, pp 1248-1252.
[17] "Radiated Emission Analysis of a Heat Sink with Electrically-Long Noise Sources", Toshihiko Matsuura, IEEE 2001 International EMC Symposium, Montreal, Canada, August 13-17, ISBN: 0-7803-6569-0, pp 661-666.
[18] "Heatsink Grounding Effect on the Radiated Emissions of an Electronic Device", Li Rong and Zhang Lin-Chang, Proceedings of 3rd International Symposium on EMC, Beijing, China, May 21-24, 2002, pp 704-09.
[19] "Intel(R) Pentium(R) 4 Processor in the 423-Pin Package, EMI Guideline", Intel Corporation, Order Number: 249234-001, October 2000, section 2.4 on pages 6 and 7, http://developer.intel.com/design/pentium4/guides/24923401.pdf.
[20] "Design for EMI", for the Pentium(R) II, Intel Corporation Application Note AP-589, February 1999, Order No.243334-002, section 2.3 on pages 6 and 7, http://www.intel.com/design/PentiumII/applnots/24333402.pdf.
[21] "Advanced PCB Design and Layout for EMC - Part 5: Decoupling, Including Buried Capacitance Technology", Keith Armstrong, EMC & Compliance Journal, July 2004, pp 34- 43, http://www.compliance-club.com/keith_armstrong.asp.
[22] "PCB Directions", Dr Eric Bogatin, Printed Circuit Design and Manufacture, October 2003, pp 36, download via http://wwwbethesignal.com.
[23] "Advanced PCB Design and Layout for EMC - Part 7: Routing and Layer Stacking, Including Microvia Technology", Keith Armstrong, EMC & Compliance Journal, September 2005, pp 28-40, http://www.compliance-club.com/keith_armstrong.asp.
[24a] "Taking JTAG Testing Further", Dominic Plunkett, EPD magazine, September 2005, pp 58-60.
[24b] "Testability beyond JTAG", Louis Y Ungar, Evaluation Engineering magazine, September 2005, pp 48-54, http://www.evaluationengineering.com
[24c] "Boundary Scan Spawns a Host of New Standards", Reg Waller, Micro Technology Europe, October 2005, pp 18-21, http://www.mtemag.com
[25] "Robust Electronic Design Reference Book, Volume I", John R Barnes, Kluwer Academic Publishers 2004, ISBN: 1-4020-7737-8.
[26] "Advanced PCB Design and Layout for EMC - Part 1: Saving Time and Cost Overall", Keith Armstrong, EMC & Compliance Journal, March 2004, pp 31-40, http://www.compliance-club.com/keith_armstrong.asp.
[27] "How Close is Close Enough", Howard Johnson, EDN Magazine, April 1998, http://www.sigcon.com/Pubs/edn/close.htm.
[28] "Photonic Bandgap Structures and Their Application to EMC Antennas", Vicente Rodriguez-Pereya, ITEM 2002, download via the 'article archives' at www.rbitem.com.
[29] "Simple PBG Structures Serve Microwave Designs", Jwo-Shiun Sun and Guan-Yu Chen, Microwaves and RF, November 2003, pp 51-57.
[30] "Electromagnetic Band Gap Material: Exotic Stuff for Not-So-Exotic EMI/EMC Applications", O M Ramanai, S Shahparnia and B Mohajer-Irvani, Interference Technology Annual EMC Guide 2004, pp 82-89, www.InterferenceTechnology.com.
[31] "Electromagnetic Interference (EMI) Reduction From Printed Circuit Boards (PCB) Using Electromagnetic Band Gap Structures", S Shahparnia and O M Ramanai, IEEE Transactions on EMC, Vol.46, No.4, November 2004, ISBN: 0018-9375/04, pp 580-587, downloadable from http://www.glue.umd.edu/~oramahi/EIR-2004.pdf.
[32] "Towards New Paradigms in Noise Mitigation In and From Printed Circuit Baords Using Metallo-Dielectric Electromagnetic Band Gap Structures", O M Ramanai, S Shahparnia and B Mohajer-Irvani, EMC-Europe 2004 (6th International Symposium on EMC), Eindhoven, The Netherlands, September 6-10 2004, ISBN: 90-6144-990-1, pp 372-377.
[33] "Suppression of Parallel-Plate-Resonance Modes in High-Speed PCBs Using the PBG Structures", Jomg-Gwan Yook, Jung-Min Kim and Seung-Seok Oh, 3rd International Symposium on Electromagnetic Environment Technology, Seoul, S. Korea, 27th June 2005, pp 123-149.
[34] "Low Noise PCB Design by Using Embedded Film Capacitor", Joungho Kim, 3rd International Symposium on Electromagnetic Environment Technology, Seoul, S. Korea, 27th June 2005, pp 85-100.
[35] "Through-Hole Clearances", Howard Johnson, EDN Magazine July 1999, http://www.sigcon.com/Pubs/edn/thclearances.htm.
[36] "Robust Electronic Design Reference Book, Volume II, Appendices", John R Barnes, Kluwer Academic Publishers 2004, ISBN: 1-4020-7738-6.
Many other contributors to the IEEE EMC Symposia, and other conferences and symposia and private correspondence are far too numerous to be named here, but the following stand out: Tim Williams of Elmac Services, http://www.elmac.co.uk; Mark Montrose of Montrose Compliance Services, http://www.montrosecompliance.com; John Howard, http://www.emcguru.com; Tim Jarvis of RadioCAD, http://www.radiocad.com; Eric Bogatin of Giga-Test Labs, http://www.gigatest.com; and dozens of application notes from National Semiconductor; Rambus Corp.; California Micro Devices; Intel; IBM; Cypress Semiconductor; Xilinx; Sun; Motorola; AVX; X2Y Attenuators; Giga-Test Labs; Ansoft and Flomerics. I apologise to the very many excellent people and companies that I have had to leave out of this list.
Some other useful textbooks are:
[A] Mark I.Montrose, "EMC and the Printed Circuit Board, design, theory, and layout made simple", IEEE Press, 1999, ISBN 0-7803-4703-X
[B] Mark I. Montrose, "Printed Circuit Board Design Techniques for EMC Compliance, Second Edition", IEEE Press, 2000, ISBN 0-7803-5376-5
[C] Howard W Johnson and M Graham, "High Speed Digital Design, a Handbook of Black Magic", Prentice Hall, 1993, ISBN 0-1339-5724-1
[D] Howard W. Johnson, "High Speed Signal Propagation: Advanced Black Magic", Prentice Hall, 2003, ISBN 0-1308-4408-X
これは、Keith Armstrong 氏が EMC+Compliance Journal 上で発表した文書を、 その許諾を得て T. Sato が翻訳したものです。 この翻訳については、原著者らはいかなる責任も持ちません。 これについての意見、質問などは VEF00200@nifty.com (T.Sato) 宛にお送り下さい。
Last update: 2006-07-16