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翻訳: T. Sato
これらの PCB テクニックは、以下のことが望ましい場合に有用である：
このシリーズでカバーするトピックは：
同じ著者による 1999年 の EMC & Compliance Journal の以前のシリーズ、 「Design Techniques for EMC」[1] は PCB の設計とレイアウトに関する章 (「Part 5 - PCB Design and Layout」, October 1999, page 5〜17) を含んでいたが、 EMC のための最も基本的な PCB テクニック ――それらがどれだけ単純であるかとは無関係に、全ての PCB が従うべきもの―― をカバーしただけである。 このシリーズはウェブ上に掲載され、 このウェブ版はこれまでのあいだに著しく改善された [2]。 この著者による他の記事 (例えば [3] や [4]、そして [5] の Volume 3) も EMC のための基本的な PCB テクニックを扱っている。
上述の記事と同様、このシリーズはこれらのテクニックがなぜ働くかには煩わされず、 単にそれらのテクニックとそれらがどのような時に適当であるかを述べるであろう。 だが、これらのテクニックは世界中の様々な設計者によって実際上良く証明されており、 それらが働く理由は学界では理解されているので、信頼して使用することができる。 このシリーズで述べられるそれほど証明されていないテクニックは少数であり、 これはそれが適当であれば明記されるであろう。
関係する課題のいくつかは既にこのシリーズの以前のパートで述べており、 それらについては、ここでは以前のパートへの参照と共に簡単に述べるだけとする。 このシリーズのいずれかのパートを見落としたのであれば、 それらを http://www.compliance-club.com/keith_armstrong.asp、 あるいは http://www.compliance-club.com/KeithArmstrongPortfolio からダウンロードすることができる。
文献のトレース引き回しの分析のほとんどは、エミッションの低減に基づいている。 だが、相反の原理を適用することによって、 トレースからの最小のエミッションを生じるトレース引き回しのガイダンス (例えば [9] の第３章) は、 その動作環境に存在する高周波ノイズに対する回路のイミュニティも向上させることがわかる。
整合伝送線路テクニック [9] は、 トレースからのエミッションの低減のためにも重要なテクニックである (定在波の振幅を低減し、 トレースを「偶発的アンテナ」として非効率的なものとすることによる)。 従って、このテクニックは、相反性によって、 トレースがその環境からのノイズをピックアップしにくくもする ―― それらの回路のイミュニティの向上を助ける。
上記のパートは、以下で述べる、 トランジェントやサージの過電流、及び／もしくは過電圧を運ぶ必要があるトレースを どのように設計するかということを除き、 私がトレース引き回しについて述べたい全てのことをカバーした。
上記のパートは、 より近いトレース‐プレーン間隔やより近いコンポーネント‐プレーン間隔の利点、 銅のバランシング、それらのテクニック全てをまとめ上げて レイヤの数とそれらのレイヤのあいだの間隔を決定する方法を除き、 私が積層の設計に関してカバーしたいと思った詳細全てをカバーした。 これらの残りの課題は、以下でカバーする。
だが、トレース幅が実質的なプレーンからのその間隔と同等となると、 CM‐DM 変換比 (そして DM‐CM 変換比) は低下し始め、 エミッションとイミュニティを向上させる。 さて、もしそのトレース‐プレーン間隔を半分とし、 あるいはプレーン寸法を倍にしたならば、 CM エミッションは通常はおおよそ半分 (約 6dB) 低下する。 トレース‐プレーン間隔を減少させ続け、 あるいはプレーン寸法を増加させ続けることは、 それに応じて CM エミッションを低下させ続ける。
これは最も望ましい状況であり、今は PCB 上の多くのトレースが 0.25mm (1 / 1000インチ ――UK では「thou」、USA で「mil」と呼ばれる―― の 10倍) から 0.18mm (7 thou) の範囲にあるので、 今は同じ寸法、あるいはそれ以下のトレース‐プレーン間隔の使用を目指すべきである。 理想的には、トレース‐プレーン間隔はトレース幅の半分とし、 そのプレーンは可能な限り広くすべきである。 EMC の向上のために、PCB を全周でより大きくし、その余分な境界領域を 0V プレーンで埋める (そして、それ以外のものを置かない) 価値さえもあるかも知れない。 これは周縁電界を低減するという追加の利点も持ち、 PCB の EMC 性能をさらに向上させることだろう。
伝導的な PCB 積層は、良い理由なしに、等しいレイヤ間隔を用いているので、 今日の考えは等しくないレイヤ間隔を用いることである。 勿論、もし PCB が等しいレイヤ間隔が 0.15mm (6 thou) 前後、 あるいはそれ以下のトレース‐プレーン間隔を与えるほど多くのレイヤを持つ (例えば、10層以上の 1.6mm 厚 PCB) ならば、 等しいレイヤ間隔を使用できるかも知れない。
非常に小さいトレース‐プレーン間隔によるあり得る問題は、 [9] で述べた、トレースの特性インピーダンスへの影響である。 より小さいトレース‐プレーン間隔を用いる時、 極めて細密な PCB 加工 ――これはよりコストを要するかも知れない―― を用いずに 高い値の Z0 を達成することは、より困難となる。 例えば、そのプレーンから 0.15mm (6 thou) 離れた 1オンスの銅の 0.2mm (8 thou) トレースは 約 58Ω の Z0 を持つであろうし、 88Ω 以上の達成には 0.1mm (4 thou) 以下のトレース幅が必要となるであろう。
また、コンポーネント‐プレーン間隔を低減することは IC やバスコンとその 0V や電源のプレーンとのあいだのビア・ホールの長さを低減し、 またバスコンとそれがデカップルするデバイスによって作られる 電流ループに囲まれる面積も低減する。 これらの双方は、現代的なデジタル IC によって放射される 非常に低いインダクタンスのデカップリング電流ループが必要な場合は特に、 デカップリングのために有益である ([8] の 2.5章を参照)。
鉛フリー半田付けが大規模に行なわれるようになると、 歪んだボードが半田付けされたトレースとデバイスに機械的ストレスを与え、 これが錫ウィスカ ――そのような状況では 1mm の長さの導電性のウィスカもあり得る―― の成長を促進することも気付かれる筈である。 そのような錫ウィスカは不信頼性 (そして、場合によっては安全上のハザードの ―― 下の 7.2章を参照) の原因ともなり得る。
PCB の銅のバランスは、それぞれのレイヤ上にエッチングされずに残る銅の割合 (全面にわたるソリッドなプレーンは 100% となる)、 銅箔の出来上がりの厚さ (エッチングや滅金の後での)、 そして PCB の中心からのそれぞれの距離に依存する。
銅のバランスの計算は、中央に支点を持つ秤竿を取り上げ、 その秤竿が水平を保つままとなるように (すなわち、バランスしているように)、 支点から異なった距離に異なった重りを付けることに似ている。 PCB 積層管理アプリケーションの一部は銅のバランスを自動的に計算することができるが、 その計算は容易に理解できるので、「秤竿」のアナロジーを用いて ８層までの PCB についてそれを手で行なうことは難しすぎることではない。
伝統的に、銅のバランスは等しい間隔のレイヤと対称な PCB (その中心に対して対称な構成) の使用によって達成されてきた。 対称な PCB とは、その中心の両側に鏡像の積層を持つもの、 例えば以下の等しい間隔の積層である：
上の例の中の信号層は同じ銅箔厚を持つ必要があるであろうし、
PCB 設計者は同一の銅の割合を維持してそれらの面にわたる均一性を達成するために
回路機能を持たない銅のハッチやベタの面を付け加えるであろう。
プレーン層は同一の銅箔厚を用いるであろう。
全ての信号層が同一のエッチングされていない割合を持つようにするために どれだけ多くの銅のベタが必要であるかを同定することを避けるために、 対称な積層を用い、 機能を有さない銅としてエッチングされることになる全ての領域を 全ての信号層において自動的にベタとする会社もある。 そうすれば、全てのレイヤ (プレーンを含む) が 同一の銅の割合を持つものとして扱うことができるので、 単に等しいレイヤ間隔と偶数のレイヤを用いることによって 銅のバランスを達成することができる。
残念ながら、下の 4章で述べるように、 ハッチやベタの面の使用は EMC への悪い影響を持ち得る。
上の銅バランス法は単に何らかの作業を行なうことを回避する方法であり、
若干の追加の設計の労力と時間のコストのもとで、
異なった銅の割合、厚さ、そして等しくない間隔の非対称なレイアウトを用いて
完璧に良いバランスを達成できる。
これはより近いトレース‐プレーン間隔 (上の 3.1章、及び 3.2章を参照)
の使用を可能とし、
またハッチやベタの面によって引き起こされる EMC 問題の回避も助ける。
Figure 7B は、ある種の汎用の家庭用、商用、あるいは産業用の応用において 許容できる EMC 性能を与えられるかも知れない、 そのトレース長の 100倍よりも長くなる 信号やノイズの波長に基づく一般的なガイダンスを示す。 妥当な正確さで EM 性能を予測するためには、 フィールド・ソルバや回路シミュレータが必要である (より詳しいことは、このシリーズの第１部 [10] の 4章を参照されたい)。 勿論、もし充分な予算と時間がある、 あるいは設計が EMC 回路／PCB 設計専門家によって行なわれるならば、 設計、試験、そして再設計の古き良きやり方をその代わりに使用することができる
全ての半導体 (非常に大きい電力デバイスを除く) は、
所望の信号への直接の干渉によって、あるいは
直流よりも上の他の周波数での干渉を引き起こす復調や相互変調によって、
100MHz を超える周波数に実に良く反応する。
ゲイン帯域幅積が 1MHz 以下、スルー・レートが 1V/μs 以下の
非常に安価なオペアンプでさえも、1GHz よりもかなり上で無邪気に復調するであろう。
従って、片面 PCB のトレース上の信号の帯域幅や立ち上がり／立ち下がり時間の制限のためには、
受動フィルタのみを使用することができる。
(オペアンプの出力から反転入力への帰還コンデンサはアクティブ・フィルタであり、
そのオペアンプに依存して、
1MHz 程度以上の EMC の目的のためには適切ではないことに注意されたい。)
現代的なサブ・ミクロンのデジタル IC や RF デバイスは、
通常は片面 PCB 上での使用には適さない。
[7] の 2.3章と 2.7章は、 望ましくは「半田面」レイヤをソリッドな 0V プレーンとすることによって、 あるいは少なくとも PCB の両面に 0V のベタを作ってビアで それらを互いに「縫い合わせる」ことで 0V メッシュを作ることによって、 可能な最良の EMC 性能を達成する両面 PCB をいかに作るかを議論している。 そして、[8] の 2.7章は、両面板では非常に効果的となり得る フェライト・デカップリング・テクニックを述べている。 これらのテクニックは、ここでは繰り返さない。
片面 PCB の場合と同様、その EMC 性能を受け入れられるものとするために トレース上の信号の帯域幅や立ち上がり／立ち下がり時間を制限するためには、 受動フィルタのみを使用することができる。
RF とマイクロ波の設計者は、伝統的に両面 PCB を使い、素晴らしい EMC 性能を得ているが、 片面は常にソリッドなプレーンであり、 その単一の信号層は常に良く整合した伝送線路に用いられている。 従って、同一のテクニックを用いることによって、 現代的なサブ・ミクロンのデジタル・デバイスが 両面 PCB を用いて良い EMC 性能を達成することも可能である ―― だが、使用できる単一の信号層にその信号配線全てを収められる場合だけである。
従って、サブ・ミクロンのデジタル IC と RF デバイスは、 通常は両面 PCB 上での使用には適さない。 しかしながら、非常に低コストな製品 (例えば自動車産業のための) での使用のために EMC を考慮して設計されたと主張されている少数の現代的なマイクロコントローラ、 例えば富士通 F2MC-16LX ファミリーがあり、 これらは整合伝送線路なしに、またソリッドな 0V プレーンなしに ――両面 PCB 上で完全に配線できるように―― 使用できるかも知れない。
片面 PCB の場合と同様、
両面 PCB の EM 性能を妥当な正確さで予測するためには、
フィールド・ソルバや回路シミュレータが必要である ([10] の 4章を参照)。
勿論、もし充分な予算と時間がある、
あるいは設計が EMC 回路／PCB 設計専門家によって行なわれるならば、
設計、試験、そして再設計の古き良きやり方をその代わりに使用することができる
1980年台の商用製品の大多数にとっての最新技術であり、
1990年の多くを通して依然として充分な EMC 性能を与えられた４層 PCB は、
少なくとも 150μm よりも大きい世代の IC デザイン・ルールに基づいた
デジタル・デバイスにおいて、
(もし慎重に設計されたならば) 依然として充分な EMC 性能を与えられる。
Figure 7Ci は1980年台の典型的な等間隔の４層の積層を示し、 これはその埋め込まれた 0V／電源プレーン・ペアから ある程度のデカップリングの利益を得る。
設計者によっては、Figure 7Cii に示すように、それらの２つのプレーンを外層に置き、 内層を信号トレースのために確保することを好む。 その考えはトレースをシールドしようというものであるが、 PCB の周辺のビアやバスコンの壁 [8] があったとしても (通常は用いられていない)、 部品面のプレーンはデバイスのためのパッドやピンの逃げによって酷く穴だらけにされ、 高レベルのシールドを与えることはできない。
慎重な設計 (そしてビアやバスコンの壁) によって ある程度有意なシールドを達成できるかも知れないが、 これは 0V と電源のプレーンを使う時の事実とバランスされねばならない ―― それらはもはやそれらの分布容量によって 有意なデカップリングの利点を与えられないほど遠く離れている。 その結果が埋め込まれたプレーンよりも良いかどうかを予測するためには、 フィールド・ソルバと組み合わされた回路シミュレータが必要であろう。
この「外側のプレーン」積層のもう１つの問題は、 開発中に試作の PCB のトレースを手で修正することが極めて困難なことである。 会社によっては試作の PCB 全てを埋め込まれたプレーンのペアを用いて作り、 全ての開発が (願わくば！) 完了したならば 量産バージョンのために外側のプレーンに変更するであろう。 勿論、この積層の変更は PCB の EMC 性能に顕著な変化を生じ、 トレースの特性インピーダンスを変え、 「これ以上の変更は必要ない」という仮定をさらにリスキーなものとするであろう。
Figures 7Ci と 7Cii に示した伝統的な積層はいずれも対称であり、
いずれも等間隔のレイヤを用いている。
Figure 7Di は
埋め込まれた静電容量の使用によってデカップリングの改善を試みるために
等しくないレイヤ間隔を用いた積層を示す。
その 0V／電源プレーン・ペアは PCB の中心線に揃えなければならず、
さもなくば銅のバランスを達成してボードの歪みが起こらないようにすることは不可能である
―― だが、問題は、その外側の (信号) レイヤが
それらの EMC 性能があまり良くないほどその基準プレーンから離れることである。
Figure 7Dii は 1990年台後半に Intel が低コストな PC マザーボードのために推奨していた積層を示し、 これも対称な積層を持つが、 外側の信号層のためのトレース‐プレーン間隔を低減するために 等しくないレイヤ間隔を用いるので、 高速デジタル信号をより良いシグナル・インテグリティ (SI) で扱うことができる。 この積層は 1990年台のテクノロジーのデジタル IC とそれらの高速トレースを 両面に実装するのに適するが、その 0V と電源のプレーンは それらの分布容量がデカップリングのための利益をほとんど与えないほど遠く離れている。 [9] の 1.2章と [11] で述べられているように、 良好な SI と良好な EMC 性能は密に関係している。
1990年台後半の典型的なデスクトップ型やタワー型の PC ケースは
30MHz で 50dB 程度で、1GHz では 15〜35dB に低下する遮蔽効率を達成しているので、
この４層構造はそのようなシールド・エンクロージャなしでは
おそらくは FCC や EU の EMC 規制に適合しないことであろうことに注意する価値がある。
1990年台後半の PC 技術に基づいた高性能のサーバーやワークステーションは
８層やそれ以上の PCB とシールド・ケースを用いていたであろうことにも
注意する価値がある。
(そして、それらについて、
同一のオペレーティング・システムとアプリケーション・ソフトウェアを走らせている時でも
より低い水準の「Windows クラッシュ」を経験していると報告している人々がおり、
それらの４層板の SI は最良ではなかったのかも知れない。)
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Figure 7F に示すような等しくない間隔の積層の使用は、 ２つの内部オフセット・ストリップライン層の利点と共に、 Figure 7Dii に示した Intel が推奨する設計の EMC と SI の利点を持つ。 この積層の EMC 能力を最大化するためには、外層のトレースは短く保ち、 全ての高速の信号やノイズは内部信号層上を引くべきである。 残念ながら、Figure 7Dii と同様、 この積層はその 0V と電源のプレーンのあいだにごく僅かな分布容量しか持たない。
Figure 7G に示すような等しくないレイヤ間隔の非対称な積層を用いることは、 １つ少ない信号層、そして銅のバランスを達成するためのより多くの労力と引き替えに、 前の設計 (Figure 7F) の EMC を改善させられる。 0V と電源のプレーンのペアはそれらの分布容量を最大とするために非常に近くに置かれており、 それらはその面に実装されたデバイスが より小さいデカップリング・インダクタンスを持つように第１層の近くに置かれている (上の 3.2章を参照)。 最下層は、２つのオフセット・ストリップラインのために、0V プレーンとされている。
この積層は、その上側 (第１層側) のみにコンポーネントが実装されている時、
あるいは下側が受動や低速のデバイス、
及び／もしくは信号のためのみに用いられている両面実装において、最良である。
上側の IC のためのバスコンも、デカップリング・インダクタンスを最小とするために
上側に実装すべきことに注意されたい。
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Figure 7H は、４つの信号層と２組の 0V／電源プレーン・ペアを持つ、 等しいレイヤ間隔を用いた伝統的な設計を示す。 高速や高周波の信号やノイズを運ぶトレースのための最良の経路は第４層と第５層の オフセット・ストリップラインにあるので、 第１層と第８層にあるそのような信号やノイズを運ぶ全てのトレースは 実際的な限り短く保つべきである。
もしその PCB の厚さが 1.6mm (64 thou) であるならば、 そのレイヤの間隔 (0.23mm、9 thou) は、 小さいトレース‐プレーン間隔、顕著な分布容量、 そして低デカップリング・インダクタンスによって充分な改善を達成するために、 充分に小さいかも知れない。 だが、対称な積層を保ちながら (これは設計を非常に容易にする) 等しくないレイヤ間隔を用いることによって顕著な改善が可能であり、 これは Figure 7J に示す。
Figure 7J に示した積層は EMC と SI のために最良のものとでき、
現代的なデジタル・デバイスを用いた全ての設計のための出発点として推奨する。
デカップリングを助けるためにそれぞれが外層に非常に近付けられた その２つの近接した 0V／電源プレーン・ペアは、 高 k 誘電体、及び／もしくは非常に近いプレーン間隔 ([8] の 3.14章を参照) の使用によって本物の埋め込みコンデンサにされたならば、 必要なデカップリング全て (バルク・コンデンサを除く) を与えられる。
従って、追加のレイヤは単に配線上の問題であり、それらは全て、 トレースの特性インピーダンスとクロストークの制御を助けるための追加の 0V プレーンを 必要に応じて伴う信号層とできる。 その PCB の最も上と下のレイヤに半田付けされた IC に その 0V／電源プレーン・ペアが与えるデカップリングを台無しにしないように、 その追加のレイヤは Figure 7J の第３層と第６層のあいだに入れるべきである。
私は、最近、そもそもは６層であった PCB に対して、 700〜900MHz の範囲のエミッションを 20dB 低減するために Figure 7J に示したものに似た８層の積層を用いた。 その製造業者は、フィルタやシールドなどを用いてそれらのエミッションを低減して EMC 適合性を達成しようと、９ヵ月以上の労力を費した ―― だが、必要な改善を達成するためには、 単にその PCB を８層のバージョンで置き換えるだけで充分であった。 より非効果的なフィルタやシールドが必要としたであろう追加コストと 比較した時には殊に、その「ベア・ボード」の追加コストは最小であることがわかった。
「BOM コスト」 (BOM ＝ 材料費) に関する彼らの上司からの強い圧力のため、
設計者が PCB 内のレイヤの数を増やすことを考慮しないことも多い。
だが、このシリーズの第１部 [10] である程度説明したように、
IC 自身の後の、組み立てのより低いレベルで EMC 問題を解決することが
通常は非常に良い経済感覚であり、
これは裸の PCB のレベルでそれらを解決することを意味する。
追加のレイヤによって量産におけるベア・ボードのコストが上がったとしても、
正しい PCB EMC 設計による実際のコスト節約は、
通常はベア・ボードの余計なコストの少なくとも 10倍となろう。
製品の黒字販売価格は単純にその BOM にあらかじめ定められた値を掛けることによって
決定されはしない (より詳しくは、[10] の 1.2章を参照)。
この問題は、[10] の Figure 1B をここに Figure 7K として繰り返すほど重要である。
企業がその PCB で６層や４層を用いており、 設計者が EMC や SI の理由のために追加の PCB レイヤの使用を考慮する時、 設計者は通常は企業の購入担当者にベア・ボードの見積りを取るように依頼する。 得られた見積りは往々にして既存のボードの倍に達する価格となり、 (それが現実には非常に費用効果が良いかも知れないとしても) 彼らの多くは最小 BOM コストをある種の聖杯探求のように扱うことから、 これはプロジェクト・マネージャを怯えさせる。
だが、小量生産に専門化した PCB 製造業者を除く全ての PCB 製造業者は、 彼らが最も費用効果が良く作ることを目指す PCB の層の数に専門化していることに 気付くことが重要である。 従って、それらの PCB 生産プラントは、 片面、両面、４層、あるいは６層やそれ以上のために最適化されている。 それぞれのプラントは、それらの機械や工程が最適化されている層数の PCB に対して、 最良の見積りを与えられるだけであろう。
従って、企業の購入担当者が 何故追加のレイヤに対してそのような高い価格を持ち帰るのかがわかる ―― その購入担当者は単に既存の PCB 供給者に尋ねた。 追加のレイヤを持つ PCB の正しい価格を得ることは、 通常はそのプラントがその層数に最適化された新たな PCB 製造業者を見付け、 彼らに価格を尋ねることを意味する。 例えば、量産においては、典型的には、 裸の４層 PCB はその他の点で同一の両面板よりも 25% 高いコストとなる。 だが、ほとんどの購入担当者はこれを知らないので、彼らにこれを知らせること。
購入担当者の PCB 生産に関する知識の欠如、
そしてマネージャの BOM コストに関する近視眼と
製品の生産に関係する現実のコストに関する理解の欠如のために
往々にして無視され、あるいは拒否されるものの、
0V と電源のプレーンを加え、これによって PCB 内のレイヤの数を増やすことは、
使用可能な最も費用効果の良い EMC 対策手段である。
銅の面の機能的でないハッチやベタは、 通常は PCB レイヤの全面でのより均質な銅のバランスを作るために用いられ、 またレイヤ内のエッチングされていない銅の割合を増やすために用いられる。 それらが 0V に接続される時には、これらは通常は「ベタ・グランド」と呼ばれる。 プレーンはソリッドな (ほとんどエッチングされていない) 銅であるので、 それらの銅の割合は 100% に近い。 対称な PCB 積層を等しいレイヤ間隔で作るのが伝統となっていたので、 一部の企業では、それら全てがプレーン層のそれと似た割合を持つように、 それぞれのレイヤで自動的に銅ベタを実施するプラクティスが生まれた。 そうすれば、それについて考えるまでもなく、銅のバランスは自動的に達成される。
理解と正規の評価なしに使われているどのような PCB 設計プラクティスも 潜在的に悪いプラクティスであるという事実を別としても、 自動的な銅ベタは EMC のために悪いものとなり得る。
EMC 問題の１つは、ハッチやベタが設けられた領域が共振して、 エミッションを増加させ、かつ／もしくはイミュニティを悪化させ得ることである。 これはそれぞれのハッチやベタの領域を、少なくとも λ/10 ――λ を関係する最大の周波数における PCB の誘電率を考慮した波長として―― ごとに１つのビアで、PCB のソリッドな 0V プレーン (あるいは電源プレーン) に 直接接続することによって解決できる。
例えば、もし最大の周波数が 1GHz であり、 PCB が FR4 誘電体 (1MHz 以上での比誘電率が 4.2) を用いているならば、 その PCB 内での 1GHz の信号やノイズの λ は 150mm となるので、 ハッチやベタが行なわれた銅の領域は 少なくとも 15mm 毎に 0V プレーンに接続すべきである。 より頻繁な 0V ビア接続は、EMC のためにより良いであろう。
ハッチやベタが行なわれた領域がクロストークを低減することを意図されることがあるが、 上で EMC について述べたように、それらは、 それらが PCB のソリッドな 0V プレーンにビア接続されている時にそうするだけであろう。
ハッチやベタが設けられた非機能的な銅の面のその他の EMC 問題は、 近傍のトレースの特性インピーダンスに対するその影響である ―― これは、SI と EMC のために悪いものとなり得る。 私は、近傍により多くの銅ベタの領域を持つ PCB 領域にトレースが入り、 結果的にその Z0 が 30% 程度低下した例を見たことがある。 差動トレースの場合、それぞれの側の銅ベタの量の相違は線路の不平衡を生じ、 これも SI と EMC のために悪い ([9] の Figure 6AG と、関係する本文を参照)。
銅のハッチやベタは通常は製造に送る前にレイアウトに対して行なう最も最後の作業であり、 回路設計者が確認し、あるいは試作で試験したレイアウトには存在しないこともある。 銅のハッチやベタは電気的影響を持たず、 単にボードの歪みを防ぐためのものであるという前提があるようである ―― だが、これは全く違う。
Howard Johnson は、多層板では銅ベタを全く使わないと言う [12]。 だが、それらの EMC と SI への影響が理解され、考慮されているならば、 それらを使用することができる。
マイクロビアは、完成した PCB を作るためにそれらを互いに貼り合わせる前に、
銅のレイヤのそれぞれの隣接するペアのあいだのビアを個別に穿孔し、
滅金することによって作られる。
最終的な結果が内部の銅のレイヤ間のみを接続するビアである時、
それは埋め込みマイクロビアと呼ばれる。
その結果が PCB の外側のレイヤの１つと接続され、
他方には接続されないものである場合、それはブラインド・ビアと呼ばれる。
PCB 全体を通るように穿孔されて滅金された伝統的なビアも、
埋め込みビア、あるいはブラインド・ビアと共に用いることができる。
これらの基本的な構成は、Figure 7L に示す。
マイクロビアが作られる方法のため、それらは常に片側で閉じられるので、 それらはリフロー半田付けのあいだに半田を「盗む」ことがない。 これはパッド内ビアの使用を可能とし、これは PCB 面積に寄与し、 またデカップリングの電流ループのインダクタンスを低減することから、 PCB のデカップリング性能のために非常に良い。
HDI テクニックは、PCB が必要とする面積を 40% 低減し、レイヤの数を 33% 低減し得るし、
スルーホール・プレート (THP) PCB よりも設計が容易である [14]。
HDI テクニックは、最小の、最軽量の、また最小電力の製品を作ることを助け得るし、
広範な一般的な製品 ――携帯電話やある種の玩具のような―― で見ることができる。
高信頼製品の一部は、PCB を貫通して穿孔されて滅金されたビアよりも
マイクロビアの方が頑丈であることから、HDI を用いている。
HDI の包括的なレビューとその利点は [14] で見ることができ、
HDI PCB の設計のための基本的な規格は IPC-2315 [13] である。
上記のもの全ては、 THP PCB 技術の使用がデバイスの下や周囲で激しいプレーン穿孔を生じる ボール・グリッド・アレー (BGA) デバイスが用いられる時には特に、 現代的なサブ・ミクロン IC のために非常に価値がある。
HDI 技術は、次のような現代的な小さい IC パッケージ・スタイルの使用を容易にする：
これらの小型 IC、そしてそれらが可能とするより小さい PCB は、 それらのより薄いパッケージがそれらを PCB の 0V プレーンのより近くに置くことから そのイメージ・プレーン効果はより強力であるので、 通常は素晴らしい SI と EMC を持つようにできる。 また、そのより小さいボンディング・ワイヤとリード・フレームは それらの最初の共振周波数よりも下の周波数において それらが偶発的アンテナとしてより非効率となることを意味し、 それらの最初の共振周波数はより高い周波数にあるので、 これらのデバイスはそれらの本体からより少ない放射を生じる傾向がある。
だが、これらの非常に小さいデバイスの問題は、 より早いスイッチング・エッジとより高い周波数ノイズの PCB の給電系や信号トレースへの伝導が可能となり、 これがエミッションを著しく悪化させ得ることである。 だが、この記事のシリーズの全ての推奨に従うならば、それらは通常は それらが置き換えるより大きいデバイスよりも良い EMC を持つようにできる。
その最初の理由は、妥当な量での HDI PCB は、 今はそれらと等価な THP よりも安価な筈だというものである。 IPC による 2000年 5月の調査は、HDI PCB は「伝統的」な THP PCB と同じ ベア・ボード価格で購入できることを見出した。 より最近では、Happy Holden は、HDI PCB は 同じ仕事をするために必要な THP PCB よりも安価な筈だと [14] で述べている。 埋め込みビアを使わない設計は HDI のコストをさらに低減することを助け得るし、 HDI PCB は THP よりも小さく、より低い電力を消費する傾向がある ―― 電源やバッテリー、エンクロージャなどといった製品のその他の部分で、 コスト節約が可能かも知れない。
２番目の理由は、現実の製造のコストの代わりに BOM コストに焦点を合わせることは、 ありふれた経済上の誤りであるということである (これは上の 3.10章で述べた)。
BOM コストに関する同一の不平は、両面 PCB が最初に提案された時に、 そしてスルーホール・プレート (THP) が開発された時に、 そして４層 THP PCB が必要となった時に、 そして４層がもはや充分ではなくなった時に出された。 THP から HDI への変化も、これと同じである。 1mm ピッチよりも小さいミニチュア BGA が、 あるいはチップ・スケール、DCA、TAB、あるいはフリップ・チップのデバイスが用いられる時、 HDI はおそらくは低保証コストの製品を速やかに市場に出し、 それらを競争力のある価格で販売するための、必須の技術となる。
I = 290 × CSA / √t
ここで、I は電流 (アンペア)、 CSA は銅の断面積 (mm2)、 t は溶断時間 (秒) である。
このガイドは、５秒までの t についてのみ有効である。 過電流の期間が１秒よりも長い時、熱の対流と伝導の影響が顕著となり始める。 これは同一の温度上昇に対する電流定格を上げるが、非常に複雑な数式を必要とする。
1/2オンス (出来上がりで) の銅箔は 17.5μm、1オンスの銅は 35μm、 2オンスの銅は 70μm、そして 3オンスの銅は 105μm の厚みを持つ。 銅箔の出来上がりの厚みにトレース幅を掛ければその銅の断面積 (CSA) が得られ、 これを上の式で使用できる。
例えば、40μs 継続する矩形の電流サージに曝される、 1オンス (出来上がりで) の銅 (35μm) の 18mm (7/1000インチ) 幅のトレースは、 290A 前後のトランジェントやサージの電流の限度 (融ける前の) を持つであろう。 通常の「二重指数」単方向サージ試験波形 (例えば IEC 61000-4-5 の) は、 減衰時間を 50% 点で規定している ―― この時間を倍にすれば、等価な熱影響の矩形サージ波形に近似できる。
UL は彼ら自身で若干の試験を行ない [30]、 トレースの断線を生じないであろう最大取り扱い電流についての いくつかのガイダンスを得た。 [30] の Figure 7 と 8 で与えられているそのガイダンスは 上の式とかなり良く対応しているようである (但し、その Figure 7 と 8 のグラフの横軸は、実際には それらがトレースの幅であるところをトレースの厚さであると言っていることに注意)。
だが、これらは銅がトランジェントやサージの電流を運搬する能力を考慮するだけである。 銅は融け始める前に非常に熱くなり得るが、 そのような高温はワイヤの絶縁や PCB の誘電体に損傷を与え、 おそらくは剥離を生じて信頼性の問題を生じるであろう。
供給者によっては、ワイヤに対するトランジェント電流データ ――典型的には１秒の持続時間のサージ電流についての―― を公表している。 0.5mm2 の断面積の標準的な PVC 絶縁のワイヤの 25℃ の公称動作温度における典型的な１秒定格は 55A である。 この電流は銅の温度を標準的な PVC 絶縁の 160℃ 短時間温度定格 (標準的な PVC の連続的な使用のための定格は 70℃) を超えて上昇させないであろう。
トランジェント電流定格 (t ＜ 5s についての) は、 その導体の断面積に比例し、その持続期間の平方根に反比例する ―― すなわち、期間 t に対する電流定格は、１秒定格 / √t である。
PCB に対する適当なガイダンスはないが、 それらの連続、また最大動作温度は PVC のそれと似ていることから、 我々は FR4 や類似の材料で作られた PCB に対して同一のガイダンスを選ぶことができる。
このガイドを上のトレースの例 ――40μs 持続する矩形電流サージに曝される、 1オンス (出来上がりで) の銅 (35μm) 上の 0.18mm (7 thou) 幅のトレース―― に適用し、通常の動作温度が 25℃ の場合、 反復するトランジェントやサージの 100A までの電流は FR4 PCB に損傷を与えないであろうことが示唆されることを見出した。 勿論、これはトランジェントやサージがトレースが それぞれの後で 25℃ まで冷えることができる頻度で生じることを仮定している。
トレースや PCB を上のガイドで与えられる値を超える過電流から保護するために、
ヒューズを使おうと思うかも知れない。
だが、最も早いヒューズでさえも 10ms
(これは EMC においては非常に遅いトランジェントやサージである)
以下で反応することはできず、
全てのヒューズはその動作速度に許容差を持つので、
Figure 7M (これはワイヤに対するものであって PCB トレースに対するものではないが、
その原理は同一である) の例に示すように、選択された種類のものの中で
取り付けられるかも知れない最も遅いものに対して設計することが重要である。
銅の融点 は、100℃ までのどのような動作温度も 熔融電流定格に僅かな影響しか持たないであろうほど高い。 だが、プラスチック絶縁や PCB 誘電体に損傷を与えないであろう最大電流を知りたい場合には 同じことは言えない。
25℃ 以上の通常の動作温度に対する最大許容電流を計算する際には、 トレースが絶縁材の最大温度 (例えば 160℃) にある時に許容される電流はゼロであり、 電流の加熱効果は電流の値の自乗に比例することを憶えておくこと。 従って、上の例では、もしその動作温度が 25℃ ではなく 60℃ ならば、 トレース温度が 160℃ を超える前に許容し得る最大電流は 100A 前後から 86A 前後まで低下するであろう。
FR4 やその他の絶縁材の高温用グレードが入手可能であり、それらを使用することは 上のガイドが示唆するよりも高いトランジェントやサージの電流を トレースが運べるようにするであろう。 一方、ある種の PCB 誘電体は FR4 よりも低い短時間温度定格を持つので、 熱いトレースによってそれらに損傷を与えないためには 上のガイドよりも低いトランジェントやサージの電流を必要とするであろう。
特に火災、発煙、そして有害蒸気による安全上のハザードの防止のため、
「UL Recognised」、あるいは「UL Approved」 PCB 材を使用することが最良であるので、
使用する基本的な PCB 材について常に UL の証明書 (あるいはその他の証拠)
を入手して確認することが最良である。
供給者によっては彼らがそうすると言ったものを納品するとは限らないので、
納品された PCB がその全面に所定の UL ロゴが付けられていることを確認する。
John R Barnes は彼の優れた参考書 [35] の 31-87 ページと 31-92 ページで PCB トレースの「電流容量」のガイダンスを与えている。 その他の有用な資料は、[36]、[37]、[38]、及び [39] である。 この問題は、ここではこれ以上議論しない； それらにどのように対処するかは、下記の資料を参照されたい。
[40] は、現代的な高電流低電圧設計について、パッケージとボードの IR 降下を システムの総合的なノイズ見積りに含めることが極めて重要であると言っている。 この問題は、ここではこれ以上議論しない。
それらは連続電流であるので、その加熱は伝導と対流による損失に支配される (例えば、マイクロストリップは空気の対流の恩恵をより多く受けるので、 その他の全てが同一であれば、ストリップラインはマイクロストリップよりも熱くなる)。 PCB 内の 0V や電源のプレーンへの近さは、トレースから失われる熱に大きな違いを生じ得る。 従って、所定の RF 周波数における PCB の最大電流を計算することは極めて厄介である。
しかし、トレースの連続直流定格 (6.2章) をガイドとして用いることができる。 もしその周波数における表皮深さが銅のトレースの厚さを超えれば、 直流電流定格を適用できる。 だが、もし表皮深さがトレースの厚さよりも小さいならば、 おそらくはトレースが表皮深さ分の厚さしかないものと仮定するのが最良である。
普通の銅の表皮深さは d = 66 / √f (d は μm、f は MHz) によって与えられる； 例えば、160MHz においては d = 5μm (1オンスの銅の 35μm よりもかなり小さい) であるので、160MHz の所定の電流に対する温度上昇を計算し、 あるいは 160MHz における最大トレース電流を計算するために、 銅のトレースの厚さを 5μm と仮定して上の直流計算を適用する。
１秒以内で終わるトランジェントやサージの電流が関係する場合、 熱の伝導と対流は顕著ではなく、 従ってその試験用 PCB は PCB の表面に単一のトレースを含むことができる。 だが、この試験用 PCB は、正しい銅の厚さとトレース幅を用い、 最終的なトレースと似た長さを持つべきである。 トレースへのその高電流の接続は それらの点における問題を避けるために慎重に行なう必要があるので、 トレースはその両端で少なくとも 20倍に広げ、 これらの広い端をトランジェントやサージの発生器に適合する種類のコネクタに 直接半田付けすべきである。
連続電流が関係する場合、熱の伝導と対流が極めて顕著となるので、 この試験用 PCB は正しい構造 (トレースの厚さ、幅、及び長さ； 積層と誘電体； 全ての 0V や電源プレーン、あるいは埋め込まれた放熱器の間隔など) を持つべきであり、 気流と PCB 動作温度は最終製品で予期されるものをシミュレートする必要がある。 試験されるトレースは類似の形状を持つ (例えば、全ての鋭い角を複製する) べきであるが、 試験されないトレース自身は最終的な PCB に似ている必要はない。
EN 60950 の 2.10節は、それが主電源に仮定しているサージ電圧が 「過電圧カテゴリー II」が適用される領域に設置される機器に基づいていることを 充分に明確にしていない。 Annex G は様々な過電圧カテゴリーについて仮定しているサージ電圧のレベルを与え、 トランジェントとサージの過電圧を EN 60950:2000 の 2.10節で規定されている 最小沿面／空間距離と対応付けられるようにする。
もし主電源にどのレベルのトランジェントやサージの電圧が生じるかに自信がないならば、 EN 60950 の過電圧カテゴリー II の仮定はほとんどの情報技術機器に対して適当かも知れないが、 一般の機器について正しいとは限らないことに注意すること。 過電圧カテゴリー I、III、あるいは IV がより適切かも知れず、 III と IV は所定の公称主電源電圧に対して より高いレベルの過電圧 (8kV まで) と関係している。
EMC 指令イミュニティ規格のサージ試験要求は、 実際の使用で曝されることが予期されるサージに 機器が実際に耐えるであろうことを意味しないことに注意されたい。 UK において、全ての単相主電源アウトレットで 年に 3〜300回のあいだの 6kV のサージ電圧を予期し得る (地理条件と、主電源が地下と架空のいずれのケーブルで給電されるかに依存する) ――そして他の国は通常は同程度かそれよりも悪い―― ので、 もし信頼できる製品を作り、保証コストを低減したいのであれば、 通常は、IEC 61000-4-5、あるいは (より良い) IEC 61000-4-12 試験法を用いて、 少なくとも 6kV のサージで主電源入力を試験することが必要となろう。
6kV は、一般に世界中の単相主電源ソケットが弧絡し、 それらが給電する機器のための放電ギャップ式プロテクタとして働く、おおよその電圧である。 ３相ソケットのみが取り付けられている主電源配電系統は、それらの端子のより広い間隔のため、 おそらくはより高い電圧で「放電ギャップ」効果を持つであろうから、 そのような網に接続される機器は 10kV やそれ以上のサージに耐える必要があるかも知れない。 現実のサージ環境については、[42] を参照されたい。
ほとんどの企業はこれを単なる供給チェーンの問題 ――全てのコンポーネントと PCB 半田付け工程が「鉛フリー」であることを確かとするだけ―― として扱っているが、問題は、 鉛フリー半田が錫をベースとしており、時とともに「ウィスカ」を成長させることである。 鉛は、そもそもは何十年も前に、 錫をベースとした半田に「錫ウィスカ」の成長の防止のために加えられたが、 今それが取り除かれ、 コンポーネントと導体はこの導電性のウィスカを成長させることになるであろう。 錫ウィスカは PCB トレースのような導体を短絡させ得るし、 それらの定格電圧やトランジェントやサージの過電圧にもはや耐えなくなるように トレース間の空間距離を減少させ得る。
錫ウィスカの成長によって引き起こされる不信頼性に基づいて 多数の製造業者が RoHS 委員会に除外を申請したが、私が知る限り、 EN/IEC 60950、EN/IEC 61010-1、あるいは EN/IEC 60335-1 ([41] を参照) などの 安全規格への適合のために必要な沿面距離や空間距離に対する錫ウィスカの影響、 あるいは EMC の目的のためにトランジェントやサージの過電圧に耐える PCB の能力への影響についてコメントした者はいない。
錫ウィスカは容易に 0.1mm の長さに成長することができ、 機械的ストレスが関係する所定の状況においては、1mm まで成長し得る。 それらは沿面距離や空間距離を横切って導体の両端から成長するので、 導体間のエア・ギャップの耐電圧の総合的な低下は倍となる。
iNEMI 報告書 [44] とその他の様々な文書は、 錫、銀、及び銅の合金 (SnAgCu) をベースとした半田は、 管理された生産工程を用いた場合、 錫ウィスカの成長を 0.01mm に制限し得ることを示している。 残念ながら、SnAgCu 合金が何故そのようにうまく働くかは知られておらず、 機器が (そしてそれらの PCB が) 曝されるかも知れない 様々な物理的、また気候的条件全てでまだ証明されていないことが懸念される。
ウィスカは製造業者に非常に多くの金を費させる可能性を持つので、 この記事では製造業者が以下のことを確認することを推奨する：
上のものは、EMC のみのためではなく、 安全上の適合性のためにも適用されることに注意されたい。 (錫ウィスカが安全上の事故を生じたならば、 該当する安全規格の最小の沿面距離と空間距離への適合は、 安全指令や製造物責任のもとでの訴訟からあなたの会社を保護しないであろう。)
爆発性の雰囲気が存在するかも知れないならば、 錫ウィスカが導体間のエア・ギャップを損なうことによって引き起こされる スパークの可能性の増大も懸念となる。
PCB レイアウトは、常に、 そのレイアウトが EMC のために良いことを確かとする責任全てを引き受けるべき 電子技術者によってレビューされるべきことに注意されたい。 この規則に対する唯一の例外は、 PCB レイアウトを行なう人が PCB の EMC を充分に理解しており、 その知識を効果的に適用する場合である。 [10] で述べたように、SI と EMC のための良い現代的な PCB 設計は、 相当の知識、技術的経験、そしてフィールド・ソルバのような コンピュータ・アプリケーションを理解して使用する能力を必要とする。 必要な経験の水準は、電子回路を設計し、あるいは ソフトウェアを書くために必要なものと同等、あるいはそれ以上となり得る。
設計者は往々にして、管理者 ――技術的なトレードオフを理解せず、 従って彼らの行動が、生産コストと保証コストを増大させるかも知れないのと同様、 彼らが意図したのとは逆の効果を持ち、 実際にプロジェクトのコストと遅延を増大させ得ることを理解しない―― によるコストや時間の圧力のもとにある。 このトピックについてのより詳しいことは、 このシリーズの第1部 [6]、そして第2部 [8] の最後の章を参照されたい。
[1] "Design Techniques for EMC" (in six parts), Keith Armstrong, UK EMC Journal, Jan - Dec 1999
[2] "Design Techniques for EMC" (in six parts), Keith Armstrong, http://www.compliance-club.com/keith_armstrong.asp
[3] "PCB Design Techniques for Lowest-Cost EMC Compliance: Part 1", M K Armstrong, IEE Electronics and Communication Engineering Journal, Vol. 11 No. 4 August 1999, pages 185-194
[4] "PCB Design Techniques for Lowest-Cost EMC Compliance: Part 2", M K Armstrong, IEE Electronics and Communication Engineering Journal, Vol. 11 No. 5 October 1999, pages 219-226
[5] "EMC and Electrical Safety Design Manuals", a set of four volumes edited by Keith Armstrong and published by York EMC Services Ltd., 2002, ISBN 1-902009-07-X, sales@yorkemc.co.uk, phone: +44 (0)1904 434 440.
Volume 1 - What is EMC? ISBN 1-902009-05-3
Volume 2 - EMC Design Techniques - Part 1 ISBN1-902009-06-1
Volume 3 - EMC Design Techniques - Part 2 ISBN1-902009-07-X
Volume 4 - Safety of Electrical Equipment ISBN 1-902009-08-8
[6] "Advanced PCB Design and Layout for EMC - Part 2: Segregation and interface suppression", Keith Armstrong, EMC & Compliance Journal, May 2004, pp32-42, http://www.compliance-club.com/keith_armstrong.asp
[7] "Advanced PCB Design and Layout for EMC - Part 4: Reference Planes for 0V and Power", Keith Armstrong, EMC & Compliance Journal, July 2004, pp 34- 43, http://www.compliance-club.com/keith_armstrong.asp
[8] "Advanced PCB Design and Layout for EMC - Part 5: Decoupling, Including Buried Capacitance Technology", Keith Armstrong, EMC & Compliance Journal, July 2004, pp 34- 43, http://www.compliance-club.com/keith_armstrong.asp
[9] "Advanced PCB Design and Layout for EMC - Part 6: Transmission lines (and any traces carrying high-speed signals or noises)", Keith Armstrong, EMC & Compliance Journal, March 2005 pp 33-41, May 2005 pp 31-41 and July 2005 pp 30-41, also available as one article from http://www.compliance-club.com/keith_armstrong.asp
[10] "Advanced PCB Design and Layout for EMC - Part 1: Saving Time and Cost Overall", Keith Armstrong, EMC & Compliance Journal, March 2004, pp 31-40, http://www.compliance-club.com/keith_armstrong.asp
[11] "EMC and Signal Integrity", Keith Armstrong, Compliance Engineering, March/April 1999, http://www.ce-mag.com/archive/1999/marchapril/armstrong.html
[12] "Ground Fills", Dr. Howard Johnson, High-Speed Digital Design On-Line Newsletter Vol 1 Issue 3, http://www.sigcon.com/Pubs/news/1_3.htm, or else scroll down the list of downloadable articles at: http://www.sigcon.com/pubsAlpha.htm
[13] IPC-2315, "Design Guide for High Density Interconnects & Microvias", and a number of other standards and guides on HDI, Build-up, and Microvia PCB technology can be purchased on-line from IPC at http://www.ipc.org.
[14] "HDI's Beneficial Influence on High-Frequency Signal Integrity, Parts 1 and 2", Happy Holden, available via Mentor Graphics at
http://www.mentor.com/pads/techpapers or direct from
http://www.mentor.com/techpapers/fulfillment/mentorpaper_10177.pdf and
http://www.mentor.com/techpapers/fulfillment/mentorpaper_10178.pdf.
[15] "HDI and Microvia Technology", www.ipc.org/html/hdi.htm (includes > 25 useful articles)
[16] "Planning, Predictive Engineering, and DFM for Advanced Circuit Boards", H. Holden, PCB Design Conference West, March 1999
[17] "PWB Microvia Costs: Objective Guidance for Today's Decision-Making", Adam Singer, Ravi Bhatkal, Jack Fisher; IPCWorks 1997, http://www.ipc.org
[18] "Microvias in Printed Circuit Design", Kevin Arledge and Tom Swirbel of Motorola Land Mobile Products Sector, available via the IPC website: http://www.ipc.org
[19] "EMI suppression using next generation PCB/MCM technologies", Darrel Webb of Zuken-Redac, Electronic Engineering, March 1998 pp 84-86.
[20] "The HDI Challenge - there is more to consider than just microvias", Kevin O"Leary, Electronic Engineering, October 1999 pp 81-84
[21] "The Truth about Microvias", Mike Fitts, Electronic Engineering May 2000 pp 75-85
[22] "The Down and Dirty on Blind and Buried Vias", Jim R Huffman, Electronic Engineering May 2000 pp 79-85
[23] "signal Integrity and HDI Substrates", Dr Eric Bogatin, The Board Authority, Vol 1(2), A supplement to Cicuitree, June 1999 page 22, available via the list of articles and technical papers at http://www.bethesignal.com
[24] "Cost-Effective Use of Microvias", Charles Capers, Printed Circuit Design, March 2003
[25] "Applications of Microvia Technology", Karl Hoebener, IPC Printed Circuits Expo 1998, April 26-30 1998, Long Beach, California, paper No. S14-5, available via the IPC website: http://www.ipc.org.
[26] "High volume manufacturing of HDI substrates - the design options" Walter Oldrich, Electronic Engineering, February 2000 pp 50-54
[27] "Microvias and RF - ready for 10GHz?", Ron Neale, Editor, Electronic Engineering, August 2000 pp 59-62
[28] "The via squeeze", Charles L Lassen and Mark V Christensen, IEEE Spectrum, October 1999 pp 36-41
[29] "Deep Microvias in Next Generation System Design", Leigh Eichel, International Cadence Users Group Conference 2003, available via: http://www.teradyne.com/prods/tcs/resource_center/whitepapers.html
[30] "PCB Layout: The Impact of Lighting and Power-Cross Transients", Milton Hilliard, Compliance Engineering, January/February 2003 pp 25-30, available from the archives at http://www.ce-mag.com
[31] MIL-STD-275 "Printed Wiring for Electronic Equipment, Revision: E, Dated: 31 December 1984", available via: http://www.dscc.dla.mil/Programs/MilSpec/ListDocs.asp?BasicDoc=MIL-STD-275
[32] IPC-2221 "Generic Standard on Printed Board Design", can be purchased on-line from IPC at http://www.ipc.org.
[33] "Current and Conductors", Michael Jouppi, Printed Circuit Design & Manufacture, May 2003, http://www.pcdandm.com
[34] IPC-2152, "standard for Determining Current Carrying Capacity in Printed Board Design", www.ipc.org
[35] "Robust Electronic Design Reference Book, Volume 1", John R Barnes, Kluwer Academic Publishers 2004, ISBN: 1-4020-7737-8.
[36] "Using the IPC Temperature Charts", Douglas Brooks, UltraCAD Design, Inc., January 2001, from http://www.ultracad.com/
[37] "Fusing Current: When Traces Melt Without a Trace", Douglas Brooks, Printed Circuit Design, December 1998, available from http://www.ultracad.com
[38] "Temperature Rise in PCB Traces", Douglas Brooks, PCB Design Conference, West, March 23-27 1998, available from http://www.ultracad.com
[39] "Product Safety and the Printed Wiring Board - Impedance Control and Trace Fusing Current", Richard Georgerian, IEEE 2004 International EMC Symposium, Santa Clara, California, USA, August 9-13 2004, ISBN 0-7803-8443-1, pp 721-723.
[40] "IR drop in High-Speed IC Packages and PCBs", Sam Chitwood and Ji Zheng, Printed Circuit Design & Manufacture, April 2005 pp 16-18, http://www.pcdandm.com
[41] EN 60950:2000, "safety of Information Technology Equipment", available from national standards bodies in their national language (e.g. in English from BSI: http://www.bsi-global.com). Note that IEC 60950:1999 "safety of Information Technology Equipment" and other versions of EN or IEC 60950, EN or IEC 61010-1 "safety requirements for electrical equipment for measurement, control, and laboratory use - General requirements", and EN or IEC 60335-1 'safety of household and similar electrical appliances - General requirements" also include similar requirements for creepage distances and clearances between PCB traces.
[42] "Handbook on EN 61000-4-5 - Testing and measurement techniques - Surge immunity test", REO UK Ltd, request a copy or download from the "knowledgebase" at: http://www.reo.co.uk, or by going direct to: http://www.reo.co.uk/guides
[43] EU Directive 2002/95/EC on the "Restriction of the use of certain hazardous substances in electrical and electronic equipment" generally known as the RoHS Directive, download via the link at: http://europa.eu.int/comm/environment/waste/weee_index.htm
[44] "Recommendations on Lead-Free Finishes for Components Used in High-Reliability Products, Version 3 (Updated May 2005)", iNEMI Tin Whisker User Group, download: http://thor.inemi.org/webdownload/projects/ese/tin_whiskers/User_Group_mitigation_May05.pdf
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Xilinx `Signal Integrity Central': http://www.xilinx.com, then click: `Products & Services' - `Design Resources' - `Signal Integrity', or go direct to: http://www.xilinx.com/products/design_resources/signal_integrity/index.htm. Also, the Xilinx Xcell on-line journal often carries relevant articles: http://www.xilinx.com/publications/xcellonline/index.htm.
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UltraCAD: http://www.ultracad.com
LVDS: http://www.national.com/appinfo/lvds/
Intel: http://developer.intel.com, or http://www.intel.com/design, or http://appzone.intel.com/literature/index.asp
IBM: http://www-03.ibm.com/chips/products or http://www-3.ibm.com/chips/techlib/techlib.nsf
Note: On the Intel and IBM sites, to find application notes you must first choose a type of device.
Rambus: http://www.rambus.com/developer/developer_home.html
Cypress Semiconductor Corporation, many useful application notes at: http://www.cypress.com
IEEE Transactions (www.ieee.org) on:
- Electromagnetic Compatibility
- Advanced Packaging
- Components, Packaging and Manufacturing Technology
- Microwave Theory and Technology
IEEE (www.ieee.org) Conferences and Symposia on:
- Electromagnetic Compatibility
- Electrical Performance of Electrical Packaging
Printed Circuit Design magazine http://www.pcdandm.com/pcdmag/
CircuiTree magazine: http://www.circuitree.com
IMAP Symposia
DesignCon Symposia
I would like to reference all of the academic studies that back-up the practical techniques described in this series, but the reference list would take longer to write than the series! But I must mention the papers presented at the annual IEEE International EMC Symposia organised by the IEEE's EMC Society (http://www.ewh.ieee.org/soc/emcs), especially the dozens of wonderful papers by Todd Hubing's staff and students at the University of Missoura-Rolla EMC Lab (http://www.emclab.umr.edu), and papers by Bruce Archambeault of IBM and the EMC experts at Sun Microsystems.
Many other contributors to the IEEE EMC Symposia, and other conferences and symposia and private correspondence are far too numerous to be named here, but the following stand out: Tim Williams of Elmac Services, http://www.elmac.co.uk; Mark Montrose of Montrose Compliance Services, http://www.montrosecompliance.com; John Howard, http://www.emcguru.com; Tim Jarvis of RadioCAD, http://www.radiocad.com; Eric Bogatin of Giga-Test Labs, http://www.gigatest.com; Howard Johnson of Signal Consulting, Inc., http://www.sigcon.com; and dozens of application notes from National Semiconductor; Rambus Corp.; California Micro Devices; Intel; IBM; Cypress Semiconductor; Xilinx; Sun; Motorola; AVX; X2Y Attenuators; Giga-Test Labs; Ansoft and Flomerics. I apologise to the very many excellent people and companies that I have had to leave out of this list.
これは、Keith Armstrong 氏が EMC+Compliance Journal 上で発表した文書を、 その許諾を得て T. Sato が翻訳したものです。 この翻訳については、原著者らはいかなる責任も持ちません。 これについての意見、質問などは VEF00200@nifty.com (T.Sato) 宛にお送り下さい。
Last update: 2006-03-06