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翻訳: T. Sato
これらの PCB テクニックは、以下のことが望ましい場合に有用である：
このシリーズでカバーするトピックは：
同じ著者による 1999年 の EMC & Compliance Journal の以前のシリーズ、 「Design Techniques for EMC」[1] は PCB の設計とレイアウトに関する章 (「Part 5 - PCB Design and Layout」, October 1999, page 5〜17) を含んでいたが、 EMC のための最も基本的な PCB テクニック ――それらがどれだけ単純であるかとは無関係に、全ての PCB が従うべきもの―― をカバーしただけである。 このシリーズはウェブ上に掲載され、 このウェブ版はこれまでのあいだに著しく改善された [2]。 この著者による他の記事 (例えば [3] や [4]、そして [5] の Volume 3) も EMC のための基本的な PCB テクニックを扱っている。
上述の記事と同様、このシリーズはこれらのテクニックがなぜ働くかには煩わされず、 単にそれらのテクニックとそれらがどのような時に適当であるかを述べるであろう。 だが、これらのテクニックは世界中の様々な設計者によって実際上良く証明されており、 それらが働く理由は学界では理解されているので、信頼して使用することができる。 このシリーズで述べられるそれほど証明されていないテクニックは少数であり、 これはそれが適当であれば明記されるであろう。
差動信号は互いに逆相で駆動される２つの導体を用いる。 うまく実現された差動相互接続の結果は、 より良い SI、より低いエミッション、向上したイミュニティ、 そしてより低いレベルのグランド／レール・バウンス・ノイズの発生である。
厳密に言うと、そして理想的な世界においては、
ドライバとレシーバのための基準電圧のあいだの電気的な相互接続の必要はないだろう
(だが、現実世界においては、そのような接続は不平衡によって引き起こされる
同相エミッションの低減を助ける ―― 後述)。
Figure 6Y は差動シグナリングの２つの例を示す。
最初のものは、その一方が他方を反転したものである２つのシングル・エンド信号を用いる、
典型的なデジタル差動シグナリングである。
差動ペアを示すために、それらの一方の上の横線の代わりに、
信号名に + と - の記号が付け足されることがある。
差動シグナリングの別名は、「対称」、及び「平衡」を含む。
デジタル・デバイスや演算増幅器は、 電源レールによって制限される、所定の電圧範囲内の信号のみを扱える。 差動信号を 0V を基準とすることは信号がデバイスの最適範囲内にあることを確かとし、 共通の 0V 基準プレーン接続は 現実の差動シグナリング方式全ての不平衡によって引き起こされる 同相電流のための近傍の還流経路を与える。 不平衡とそれが引き起こす同相雑音については、後で述べる。
信号がシングル・エンドとして始まり、あるいは終わる時、
それらを差動信号に変換し、また元に戻すためのデバイスが、
回路のどこかに必要となる。
だが、可動コイル型マイクロホン、白金測温度抵抗体、
そしてダイポール・アンテナなどのような、多くのトランスジューサは、
実際には差動信号を発生する。
差動シグナリングを用いるデジタルやアナログの IC は、
シングル・エンドから差動への (そしてその逆の) 変換回路を内蔵することができる。
Figure 6Y に示すもう１つのテクニックは、
一方のモードから他方のモードへの変換のためにトランスを用いることである
(後の、線路整合の章を参照)。
差動導体の伝搬遅延が信号の立ち上がり時間の半分を超える時
(tp ≧ tr / 2)、
これまでの章で述べた信号と全く同様に、
SI と EMC のために差動伝送線路が必要となる。
前と同様、一部のより保守的な設計者は
(tp ≧ tr / 3) を用いることを好み、
著者は EMC の向上のために
(tp ≧ tr / 8) を推奨する。
Figure 6Z に示すように、PCB 上に、あるいは PCB 内に、
様々な差動線路を作ることができる。
シングル・エンド信号のための伝送線路に関するここまでの章での議論全ては、
差動線路にも等しく適用される
―― だが、差動線路の全ての利益を得るための、いくつかの追加の考慮点があり、
これらは以下でカバーする。
従って、差動 Z0 は差動モード (DM) 信号についてのみ存在する ―― だが、現実においては、完璧に平衡した信号はなく、 トレース自身の不完全性もその平衡を損ない、同相 (CM) の電圧と電流の増加を与える。 グランド・バウンスやレール・バウンスのような、 トレース上の不可避なノイズもまた、通常は CM である。 従って、差動伝送線路上には常に CM の信号とノイズがある。 トレースに沿って DM Z0 が完璧に管理されており、 その端の抵抗で完璧に整合させられているとしても、 その CM Z0 (異なった値を持つ) もまた管理され、終端させられる必要がある。 もしその CM Z0 がトレースに沿って インピーダンス不連続を最小限とするように管理されておらず、 また双方のトレースがその端で抵抗で正しく終端されていないならば、 CM の電圧と電流は反射するであろう ―― 双方の信号波形を歪ませ、おそらくは SI 問題を引き起こすが、 著しい EMC 問題を引き起こす可能性はさらに高い。
数年前まで、差動伝送線路に関係する様々な Z0 を計算する式には 論争があった。 今は様々な計算方法やフィールド・ソルバのあいだで良い一致があるようである ―― だが、式を使う時には、 それらが 2000年以降以降に書かれた文書から取られたものであることを確かとし、 あるいは 2000年以降に発行されたソフトウェア・アプリケーションを用いること。 いずれにしても、差動線路 Z0 の計算のためには、 フィールド・ソルバを用いることが最良である。
PCB 上に異なった信号を運ぶトレースを引く時、SI のため、 それらの「浮遊」容量と誘導性結合がクロストーク問題を生じないように それらを充分に離すべきである (ここではこれ以上議論しない)。 だが、信号の差動ペアを引く時には、 それらのトレースのあいだの結合を最大とするために、 それらは実際的である限り近付けるべきである。 そのような「密に結合した」差動伝送線路トレースは SI と EMC のための最良の性能を与える。
それらのあいだにごく僅かな結合しかないほど離れた (例えば) ２つの 50Ω 伝送線路トレースから成る差動伝送線路は、 100Ω の DM Z0 と 50Ω の CM Z0 を持つ。 だが、それらの線路が互いに結合するのに充分に近い時、 CM Z0 を変化させないままで それらの DM Z0 は (例えば 67Ω に) 低下する。
従って、それらの相互インダクタンスとそれらのあいだの静電容量を最大にするために、 それらのトレースのあいだの間隔を常に最小限とする。 そして、DM と CM の Z0 のインピーダンス不連続を最小限とするために、 その全経路に沿ってトレースの形状を管理する。 これは、その差動線路の不平衡 (後述) を最小限とすることを助け、 これは EMC のために非常に重要である。 PCB 上で差動線路のある区間をソリッドな基準プレーン (複数かも知れない) に対して引く時、 これはほとんど常にトレースの幅と間隔が その区間全体で一定に保たれていることを必要とする。 (理想的には、差動線路の全長がそのような１つの区間となろう。) 差動線路の引き回しについてのより多くの情報は、[27]、[28]、及び [29] を参照されたい。
Figure 6AA は、入射波スイッチング (上と、Figure 6M を参照) を用いる時の、
差動線路の終端のいくつかの例を示す。
上の例を用いると、トレースから 0V への抵抗 (R1A と R2B) はそれぞれ 50Ω で、
差動抵抗 (R2) は 200Ω となろう。
50Ω の CM Z0 は R1A と R2B で整合させられるが、
67Ω の DM Z0 は R1A と R1B が直列となったもの (100Ω) と
R2 の並列によって整合させられる。
反射波スイッチング (上、及び Figure 6L を参照) を用いる時、 双方のトレースにはそれらのドライバのピンの非常に近くに直列抵抗を取り付けねばならない。 だが、これらの２つの直列抵抗のみでは、密に結合した伝送線路の CM と DM の特性インピーダンスの双方を整合させることは不可能である。 DM Z0 を整合させるために、 上の例の密に結合した入射波スイッチング差動伝送線路を終端の際と同様、 ２つのトレースのあいだに接続されたもう１つの抵抗が必要となろう。
レシーバ側で２つの線のあいだの単一の抵抗のみで終端された 差動伝送線路を見ることは珍しくないが、 これは同相 (不平衡) 電流 (後述) の流れを無視できる程度にまで低減するための CM チョークやその他の手段が用いられている場合にのみ EMC のために許容できる。
直列、あるいはシャントの技法を用いて、 それらが２つの独立したシングル・エンドの線路であるかのように終端された 差動伝送線路を見ることも珍しくない。 だが、これはそれらの線路がそれらのあいだの結合が無視できるほど離れている時にのみ EMC のために許容できる ―― そして、これは通常はいずれにしても EMC のために最良の種類の引き方ではない (それはパッド間に２本のトレースが許容されないビア・フィールドを通して引く時に 可能な最良のものかも知れないが ―― 後述)。
EMC が関係する場合に憶えておくべき重要なことは、 その DM と CM の信号のいずれの反射によっても問題が引き起こされないように、 差動線路はその全ての Z0 が 片側か両側の整合抵抗で終端される必要があるということである。
差動トレースは、コプラナー ――同一の PCB レイヤー上に――、
あるいはブロードサイド ――隣接した PCB レイヤー上に―― に引くことができる。
ブロードサイド・トレースは、様々な理由から通常は SI と EMC のためには良くない
([12] の「Asymmetry in Broadside Configuration」を参照)
ので、通常は推奨されない。
だが、ブロードサイド構成は、最もましな EMC の達成を助けることがあり得る (後述)。
ケーブルを通して製品を出るにしろ、あるいは他のボードに接続されるにしろ、
差動線路が基準プレーンから出なければならない場合には、
シングル・エンド信号について上で述べたものと同様、
それがプレーンを離れる点でフィルタが必要かも知れない。
最近、X2Y Attenuators LLC (http://www.x2y.com) は、
差動信号や電源のフィルタに非常に適切な、新しい種類のコンデンサを開発した。
それは、その中央の電極が基準プレーン接続となる、対称に配置された３つの電極を持つ。
[16] は、それらの低減された自己インダクタンスが
通常のディスクリートのバスコンよりも高い周波数でそれらを効果的にする、
そのようなコンデンサの PCB 減結合のための使用について述べているが、
それらは平衡信号 (あるいは電源) と共に用いられた時には
さらに理想的なコンデンサのように振る舞う。
Figure 6AB は X2Y(R) デバイスを用いた PCB レイアウトの例を示す。
この EMC 性能の低下の理由は、Figure 6AC に示されている。
線路不平衡は差動信号の相対的なタイミング (スキュー) を悪化させ、
これは直接 CM 電流を引き起こす。
これらはドライバと負荷のあいだの共通の接続、
通常は共通の基準プレーンを流れなければならない。
この共通の接続が、関係する最大の周波数において非常に低いインピーダンスでない場合、
そしてその差動トレースの全長に沿って
物理的にそのトレース (あるいはコネクタやその他の接続) のごく近くにない場合、
150ps に過ぎないスキューがエミッション (そしてイミュニティ) での問題を引き起こし得る、
DM から CM への変換 (そしてその逆) を引き起こす。
差動信号に関係する CM 電圧はスキューに直接関係する ―― 信号の立ち上がり／立ち下がり時間の X% の差動スキューは その差動信号電圧に X% / 2 の CM 電圧を生じる ([12] の「Common Mode Analysis of Skew」を参照)。 差動スキューに影響し得る、従ってイミュニティを損ない得る、 不平衡の多数の原因がある：
これらのそれぞれの寄与は、以下でより詳細に議論する。 PCB の大多数がこの原因による EMC 問題を持たないであろうことを確かとするために、 「差動スキュー・バジェット」を設定し、 これらの異なった結果全てからの寄与が評価されることが推奨される。
だが、この記事の全ての EMC ガイダンス
――例えば、４方全てでトレースを充分に超えて広がる途切れのない基準プレーンを用い、
１つの PCB レイヤーのみの上のストリップラインを用いて引くこと――
に従うことは、差動スキューが EMC 問題となりにくくするであろう。
どこかでの何らかの妥協なしに設計が完了することは稀であるので、
ある相互接続についての差動スキュー・バジェットをどうすべきかを見出すために、
フィールド・ソルバ・シミュレーション (後述) が必要となるかも知れない。
差動トレースが金属、プラスチック、エポキシ、セラミック、あるいはガラスの物体、
プレーンのギャップやエッジ、他のトレース、取り付けねじなどの近くを通る時、
一方のトレースは他方と異なった「浮遊」成分を持ち、それによる線路不平衡は
(必要な DM 信号のより多くが不要な CM ノイズに変換されることから)
エミッションを増大させる。
Figure 6AG はこの典型的な例のいくつかを示す。
それぞれのトレースを、全てのプレーンのエッジ、ギャップ、あるいは穴、 そして全ての大きなビアや金属の固定具から充分に離す。 理想的には、双方のトレースを寸法 D のプレーンのエッジから D / 10 よりも離す。 そのような状況のための推奨されるレイアウトは、 アプリケーション・ノート、記事、あるいは論文 (例えば、[29] の「Avoiding differential pair routing violations」のガイダンス) で得られるが、それらのほとんどは SI のために何が許容できるかのみを考えている。 良い EMC のための良い線路平衡は、許容できる SI よりも達成が困難であるが、 (最初に述べたように) SI のみのために必要なものよりも厳しい SI 規定を設定することは、 通常はより良い EMC の達成を助けるであろう。
等しい浮遊容量とピン長を持つコネクタ ――これは、通常はそれらがシェルや他のピンに対して対称であることを意味する―― を選択する。 試験は、差動線路のために 15ピンのシールド付き D 型コネクタ内の誤ったピンを用いることは、 エミッションを 20dB 悪化させ得ることを示している。
ストリップライン配線を用いることは、差動線路の平衡の維持を助け得る。 その２つのトレースが浮遊外部容量や相互インダクタンスからより良く「シールド」され、 これは PCB 上に取り付けられた、 あるいはその近くの金属塊や誘電体の不平衡化の効果を低減するので、 PCB 全体にわたって少なくとも λ / 10 (関係する最大の周波数において) ごとに それらの２つのプレーンを接続するビアかバスコンを持つ、 ２つの分割されていないプレーンのあいだのストリップラインが最良である。
差動線路のトレースの間隔を一定に保ち、(可能であれば) ビアやそれらのトレースの基準プレーンのその他のギャップを通過する際に それらを分けないようにする。 BGA IC や高密度コネクタの下などのビア・フィールドを通過する際に 差動トレースを分けないようにする ―― これは往々にして最小コストの PCB 製造業者が提案するものよりも小さい 「トラックと間隔」レイアウト幅を用いることを意味する [30]。 その代わりとしては、THP の代わりにマイクロビア／HDI PCB テクニックを用いる ―― このシリーズの第７部でより詳細に述べる。
シングル・エンドの伝送線路については、上によって引き起こされる 誤りのあるトレース幅の影響は通常は 0.13mm よりも小さいトレース幅の時に 顕著なものとなると考えられるだけである。 だが、差動線路については、線路平衡 (従って、DM - CM 変換、そしてエミッション) に対する影響は顕著なものとなり得る。 加工上の変動を管理するために、 生産品質を検収手続きの一部として検収部門で確認できるように、 PCB 上の遠く離れた２箇所かそれ以上の位置にテスト・クーポンを含めることが重要である [15]。
PCB テスト・クーポンが ガバー解像度によって引き起こされたトレース幅の誤差を検出しないことは充分にあり得るので、 この問題に対処する通常の方法 (不織誘電体を用いずに ―― 後述) は、 デジタイジングに伴ういかなる影響もトレースに沿った平均によって充分に打ち消されるように、 全ての細い差動線路をガバー・デジタイザのグリッドに対して 20°から 70°のあいだの角度で引くことである。
差動線路テスト・クーポンの試験は、極めて専門的で高価な科学機器であった ４ポート・ベクトル・ネットワーク・アナライザの使用を必要とするが、 今は検収での試験に適切なバージョンが Polar Instruments [14] のような製造業者から入手可能となっている。
２つのトレースのあいだの伝搬速度 V の差は、 布状のガラス・エポキシ基材 (FR4 や G-10 のような) 上に引かれた トレースによって引き起こされ得る。 これはトレース長の差と同一の効果を持つ。 差動線路をガラス繊維層の縦糸や横糸に対して 30°から 60°のあいだの角度で引くことは、 通常は布状の基材の影響を「平滑」するために充分である [32][33]。 この問題は、後の章でより詳細に述べる。
従って、常にデータ・シートの最大差動スキューのデータを確認すること。 それがデータ・シートにないならば、その仕様が悪すぎるものと仮定する。 あるデバイスがテスト・リグで正しく測定されたとしても、 その製造業者は将来のいつか、 そのデータ・シートで許容されている「仕様範囲」ぎりぎりの デバイスを出荷するかも知れない ([34] の Chapter 15 を参照) ―― 従って、データ・シート (あるいは製造業者からの書面) の最大値の規定が 設計のために充分に良いものでないならば、より良い規定を持つデバイスを選択する。
例えば、DS90C031 LVDS Quad CMOS 差動ライン・ドライバのデータ・シートは、 その立ち上がり／立ち下がり時間の典型値を 350ps、 差動スキューについては典型値は 80ps だが最大 400ps と規定している。 明らかに、そのようなデバイスを使う時、 PCB からの良い EMC 性能と最小コストの製品のためには、 その CM 電流還流経路の細部に対する注意が重要となる。
信号が方形波クロックとなるように意図されていた場合、その結果は矩形波となり、 この１つの影響はクロック周波数の偶数次高調波におけるエミッションである。 (純粋な方形波はそのフーリエ・スペクトラムに奇数次高調波のみを持つ。) だが、差動線路については、それはドライバのスキュー非対称性に寄与し、 CM ノイズ・エミッションを増加させる。
伝送線路のドライバ端にある程度の直列抵抗を加えることは、少しは助けとなり得る。 例えば、上の例では、ドライバの出力に 22Ω を加えることは、 偶数次エミッションを 6dB 前後低減する筈である。 だが、伝送線路を駆動するために設計されたドライバを含むデバイスの使用が、 より効果的である。 これらは通常はプル・アップやプル・ダウンする際に 低いインピーダンス (例えば 10Ω) を持つであろうが、 常にそのデータ・シートでプル・アップとプル・ダウンのインピーダンスのあいだの最悪の差を確認し (あるいはその製造業者に尋ね)、 差動スキューのその他の原因全てに注意を払いながら、 それらが実際の PCB において充分に良いであろうことをその仕様が示すデバイスを用いる。
１つのトレースの偏差をトレースの一方を広くしたり狭くしたりして 補償できると勧告されることがある ―― だが、これはそれらの Z0 の１つを補償できるだけである。 差動ペアが著しく結合するのに充分に近く引かれている場合、 非対称な引き回しにもかかわらず DM と CM の Z0 を維持するために 補償の「トリック」を使うことは不可能である。
最良の EMC は、DM と CM の Z0 が片端 (望ましくは両端) で終端された、 その全経路にわたって完全に対称に引かれた極めて密に結合した差動線路によって作られる。 LVDS を使う場合、広範囲の入力レベルに対応したタイプの LVDS を使う時、 往々にして PCB 上で古典的終端 (両端での終端) を使うことが可能である。
だが、実際には、BGA デバイスの下のようにビアやパッドのフィールドがある場合、
あるいはコネクタのピンにおいて、対称の引き回しは困難に陥ることがある。
理想的な状況は、その還流電流を流すために ([20] を参照)
隣接するレイヤに充分な幅のプレーンをそのペアの下に対称に配置して、
引き回しの障害となるもののあいだにそれぞれのペアを対称に引くことであろう。
理想的には、Figure 6AH に示すように、これは、
それらがそのあいだに引かれるパッドやビア・ホールの間隔に対して、
必要なだけ小さいトレース幅とプレーン間隔を用いることによって達成されるであろう
―― だが、これが通常最小コストで達成可能なものよりも小さいトレースや間隔
(執筆の時点では、180μm) を必要とするならば、
その追加のコストは商業的に受け入れ可能なものではないかも知れず、
代替手段を見付ける必要があるかも知れない。
１つの代替手段は、 単にその所望の波形 (そして不要なノイズ) の立ち上がりと立ち下がりのエッジを その非対称性によって引き起こされる不連続性が無視できるほど遅くすることである (例えば Figure 6E を参照) が、これは所望の機能のために 高データ・レートや高周波が必要な場合には実際的ではないかも知れない。
時に提案されるもう１つの方法は、Figure 6AH に示すように、 差動ペアをそれらが互いに顕著に結合しないほど離し (この場合、CM Z0 は単に DM Z0 の倍となる)、 それらをビアやパッドのフィールドを通る独立したトレースとして引くことである。 この方法を高速や高周波の信号 (あるいはノイズ) と共に用いる場合、 線路の平衡を維持するために、 それぞれのトレースについて同一の引き回しパターンを達成することが重要となり得る。
それらのトレースが結合するのに充分に近い (すなわち、それらの CM Z0 が DM Z0 の倍よりも小さい) 場合、 [12] の「Breaking Up a Pair」で述べられているように、 それらのトレースをビアやパッドの周囲で分離することは可能かも知れない。 だが、既に述べたように、 DM と CM の双方の Z0 を補償する困難に留意すること。
差動ペアのブロードサイド配線は通常は悪いアイデアであると見倣されている
([12] の「Asymmetry in Broadside Configuration」を参照) が、
ビアやパッドのフィールドにおいては、Figure 6AH に示すように、
それはそれぞれのビアやパッドのあいだに１つだけのトレースを引きながら
それらのトレースが少なくともそれらの関係を維持することを可能とするので、
それが最もましな代替手段であることがわかるかも知れない。
PCB で用いられているガラス繊維は普通の布のように織られており、
縦糸や横糸の方向を持つ。
トレースをその縦糸や横糸の方向に沿って引くことは、
それが主としてガラスの多い領域の上に来た [32] (Figure 6AJ 参照) ならば、
4.2 の k を仮定して計算したものよりも低い Z0 を
生じさせるかも知れない。
だが、もしそのトレースが主としてエポキシの多い領域の上に来たならば、
その特性インピーダンスは計算よりも高くなるであろう。
差動線路のインピーダンス不整合 (従ってその DM - CM 率、従ってその EMC)
へのその影響は、極めて著しいものとなり得る [33]。
また、ガラスの多い領域の上のトレース経路は PCB の平均よりも低い V を持つが、 樹脂の多い領域の上の経路は平均よりも高い V を持つであろう。 これは差動線路内の２つの信号のあいだにスキューを生じ、 その「アイ・パターン」を閉じ、エミッションを増加させる傾向を持つであろう。 スキューの大きさは tp ――トレースに沿った伝搬時間 (「飛行時間」 tflight と呼ばれることがある)―― の 5% に達し、 トレース長の整合によってスキューを最小限としようとする企てを台無しにすることがあり、 差動ペアの EMC のために特に重要である。
勿論、実際のガラス繊維が PCB 内のどこを通るかは不明であり、 同一の FR4 パネルから切り取られて同一のロットで供給される その他の点では同一の PCB のあいだで異なるであろう。 「テスト・トレース」を用いたロットからの抜き取り (上述) は、 この問題に対処することはできない。 この問題に対処する通常の方法 (不織誘電体を用いずに ―― 後述) は、 織られた基板の影響が充分に打ち消されるように、 全てのクリティカルな伝送線路を PCB 内のガラス繊維の縦糸や横糸に対して 30°から 60°の角度で引くことである [32]。
もう１つの技法は、伝搬時間を一致させるべきトレースのあいだの間隔を PCB 材のガラス束のあいだの間隔と等しくすることである。 エポキシ中にランダムに分散させられた短いガラスを用いた 不織ガラス繊維 PCB 材が開発されるかも知れない。 [33] は、上記のテクニックを用いたとしても、ガラス繊維を基礎とした PCB は、 600mm よりも長いトレース上 (例えばバックプレーン) において 10Gb/s の信号で深刻な困難を持つであろうことを示している。 低コストのために布状のガラス繊維を用いるのであれば より高いデータ・レートについては電気的デスキューを用いるべきであるが、 これは EMC の助けとはならないであろう。
不織基材が推奨されるが、 そのような誘電体は通常は布状のガラス繊維タイプよりも高価である。 コストを維持しながら不織材料の利益を得る方法は、次に述べる。
FR4 や類似のガラス繊維材の死は昔から予測されてきたが、
その代替の均質な材料 (純粋なポリマーのような) は、
人々がそれを使い続ける新たな方法を見付け続けるほど遥かに高価である。
均質な誘電体、しばしばマイクロ波用基材と呼ばれるものの供給者は、
WL Gore、及び Rogers Corporation を含む。
最近のテクニックの１つは、Figure 6AK に示すように、
主として FR4 の積層の一部として、FR4 よりも低損失の誘電体
(例えば、[35] の WL Gore の「Speedboard C」プリプレグ、[11] の GETEK)
の１つか２つの層を用いることである。
これは全てがポリマーの層を使用する伝統的な代替手段と比較して
僅かな追加コストを加えるのみであるが、全ての PCB 製造業者が
信頼できる PCB を作るために異なった材料をうまく貼り合わせられるとは限らない。
そのような積層が製品の期待寿命を生き残るという自身を持つためには、
加速寿命試験が必要かも知れない。
この不整合は TDR 測定器にとっては問題ではないが、 実際のシステムにおいては、 それは 300ps 以下の立ち上がり／立ち下がり時間 (あるいは 1GHz 以上の正弦波) を持つ信号やノイズについて著しい SI 問題を、 そしてより遅い (あるいはより低い周波数の) 信号やノイズについても EMC 問題を引き起こし得る。 [11] は、5Gb/s までの LVDS を用いたバックプレーン・システムでの Teradyne VHDL-HSD コネクタの使用について述べている。 それは、100ps の立ち上がり／立ち下がり時間での TDR シミュレーションと、 アイ・パターンとインピーダンスの実測の結果を含んでいる。
インピーダンス整合 PCB コネクタ (Figure 6AD に示したタイプのような)
の設計とそれらの開発について相当量のものが書かれており (例えば [23])、
これ以上の議論はこの記事の範囲を超える。
正しい Z0 を持つのと同様、 差動信号に用いられるコネクタ・ピンは + と - の信号のために 同一の経路長を維持しなければならず、 これはその目的のために特に設計されたコネクタを購入することを意味するかも知れない。 差動伝送線路コネクタは全て Z0 が規定されているが、 これはその DM Z0 のみであることに注意されたい ―― それらの CM Z0 はそれらの規定範囲外であり、 ほぼ確実に DM Z0 とは異なる。 これは CM 電流に対してインピーダンス不連続を生じるであろうし、 特に良くない線路平衡のために CM 電流が高い場合には、 これは EMC のために悪いものとなり得るし、SI にとってさえも悪いものとなり得る。
これが、差動線路が PCB を離れ、
コネクタ、及び／もしくはケーブルを通らなければならない場合に、
そのコネクタやケーブルがシールド・タイプであるかどうかに関わらず、
少なくともフィルタの準備をする１つの理由である。
ボード外コネクタにおける伝送線路のフィルタは既に述べたし、
Figure 6AB はフィルタされた差動線路とシールドなしケーブルの例を与える。
ストリップラインは、Figure 6AL に示すように、
PCB 内のほぼシールドされた導体であるものを作るために
そのトレースの両側に沿ってビア・ホールの「壁」を延ばすことによって
「チャネライズド」することができる。
設計者は、「シールド・コプラナー・ライン」、
あるいはコプラナー・ストリップラインと呼ばれるものを作るために、
還流トレースを同一の PCB レイヤー上で信号トレースのいずれかの側に引くこともある。
そのビア・ウォールは、そのコプラナー・トレースの経路に沿い、
それをチャネライズド・コプラナー・ストリップラインとする。
これは、高脅威トレース (RF 電力増幅器からアンテナへの出力信号を運ぶもののような) から 近傍のトレースへのクロストークを低減する必要がある場合に、 非常に有用なテクニックとなり得る。 クロストークの低減に関して有効とするためには、 ビア・ホールは関係する周波数における λ/10 (= 1 / πtr ―― tr を、データ・シートの規定ではなく、実際の立ち上がり時間として) よりも間隔を広げてはならず、望ましくはずっと近い方が良い。
チャネライズド・コプラナー・ストリップライン・テクニックは、 シールドされたコプラナー・チャネライズド構造内での線路の平衡の維持に充分な注意を払いつつ、 差動線路のためにも使用することができる。 クロストークの低減と同様、そのような構造は外部干渉 (金属の塊、PCB の縁、あるいはプレーン内の近傍のギャップなどの) が差動線路の特性インピーダンスや不平衡に影響することの防止も助ける。 著者は、チャネライズド伝送線路、あるいはチャネライズド・コプラナー・ラインの Z0 のために使用できる式があるかどうか疑問に思っており、 その構造はトレースの長さに沿った地点間で同一ではないので、 おそらくは 3D (2D ではなく) フィールド・ソルバが必要であろう。
PCB 製造業者によっては、PCB 内のレイヤーの間に真直な溝を作り、
それを銅でメッキし、エポキシで埋め戻すことができるようになっている。
Figure 6AE が示すように、これらは、
通常の伝送線路よりも低いクロストークと良い EMC を持つ
良くシールドされた伝送線路トレースを PCB 内に作るために用いることができる [36]。
[37] はそのような PCB 構造の特性インピーダンスの計算のための式を与えるが、
どのような EMC の式を作るためにも必要な単純化の仮定が行なわれているので、
現代的な高速 PCB 相互接続のために充分に良い整合を達成しないかも知れない。
伝送線路の終端の章で既に述べたように、 異なった値の Z0 を持つ２つの線路を接続する際には、 正確な整合が必要である。 SI のために許容できる波形を与える整合は、 良好な EMC のために充分に正確ではないかも知れない。 単純な試作 PCB 上での近接磁界プローブ (既に述べた) の使用は、 整合がどの程度精密でなければならないかを見出すことを助けるであろう。
トランスは、それがドライバとレシーバのいずれかでいかなる基準電圧にも接続されないように 差動信号を「浮かせる」ために使用できる。 これは、長いケーブルを用いた伝送線路 (Ethernet のような) で、 その信号が「グランド・ノイズ」に損なわれにくくなるように、 設備の遠く離れた場所のあいだの接地電位の差によって引き起こされる 「グランド・ループを切る」ために用いられている。
トランスによる電気的絶縁 (フローティング) は、 電気的故障や雷雨によって引き起こされる「グランド・リフト」に伴う 過電圧損傷や感電の危険の防止を助けるためにも用いられている ―― だが、そのトランスは EN 60950 のような適切な安全規格に従った 適切な「耐電圧」に対して試験され、認証されているべきである。
信号経路にトランスを使用する場合、信号の平均直流成分がゼロに近いことが重要である。 いかなる直流成分もトランスのコアを磁化させ、 もしその直流成分が充分であれば その磁化はそのトランスを通過する信号を歪ませるために充分となるであろう。 信号やデータの交流結合のために直列コンデンサが用いられる場合も、 類似の問題が生じる。 この場合、もしその直流成分がゼロでないならば、そのコンデンサは充電され、 その電圧がレシーバのコモン・モード範囲を超えて信号品質を損ない得る。
シリアル・データをその直流成分の平均がゼロとなるように符号化する 多数のプロトコルがある ―― [12] の「When to use AC coupling」を参照。
製品の生産ライフタイム中の IC 製造業者による「ダイ・シュリンク」は、 ドライバの立ち上がり／立ち下がり時間を低下させ得る。 従って、新しい設計が最初は受け入れられたものの、大きな余裕を持たない場合、 １、２年の生産の後、 想定していた部品の代わりにダイ・シュリンクされた IC が提供されることによって、 EMC の悪化、あるいは不信頼性の増大さえもが生じるかも知れない。
ダイ・シュリンクされた IC は オリジナルのより遅い部品と全く同一の部品番号とパッケージで供給される ―― そのバッチ番号のみが、 どのバッチでダイ・シュリンクが実施されたかを知っている誰かのみに、 それらの真の特性を明らかにする。 IC 供給者の一部は、 必要となることがわかった設計の修正を時間内に行なえるように、 ダイ・シュリンクされた部品のサンプルを それらが通常の出荷に現われる６ヵ月前に提供するように顧客と合意する。
だが、６ヵ月は長い時間ではなく、著者は、数千万個の特定のマイクロプロセッサを それぞれが４年以上の生産ライフタイムを持つ極めて広範囲の製品に使っていた ある大きな製造業者を知っている。 特定のデバイスのダイ・シュリンクが EMC 適合性のためにそれらの製品全てを再設計しなければならなくさせ、 その製造業者が数千万アメリカ・ドルのコストをかけて完了させるまでに２年以上を要した。
従って、想定される生産ライフタイム中に、 新製品に組み込まれる IC でどのダイ・シュリンクが起きそうかを見出そうとし、 起きそうなダイ・シュリンクの値を その PCB のための回路と伝送線路の設計に際の 立ち上がり／立ち下がり時間に対して用いるのが良い考えである。
より普通な「そのシリコンが許す限り素早くスイッチする」タイプの代わりに、 そのドライバが規定されたスルー・レートを持っている IC を使用した方が良い。 それらのコア・ノイズの大きさや周波数は上るかも知れないものの、 ダイ・シュリンクはそれらの立ち上がり／立ち下がり時間には影響しないであろう。
もし整合伝送線路が必要であれば、フィルタの目的は、 信号やノイズの立ち上がり／立ち下がり時間を 伝送線路に沿った不連続性を「スムージング」するために充分に長くし、 設計をより容易にして SI と EMC を向上させることとなろう (Figure 6E の 1ns と 150ps の立ち上がり／立ち下がり時間の信号が見る インピーダンス不連続を比較されたい)。 もし立ち上がり／立ち下がり時間が 1ns よりも小さくないように (あるいは最大の制限波周波数が 320MHz に) 制限されているならば、 この記事内の伝送線路の設計に関する細部の多くは往々にして無視できる。
信号トレースのためのフィルタとして、コンデンサを単体で使用すべきではない。
トレース上の電圧波形をオシロスコープによって観察すると、
デバイスのピンに静電容量を加えることがその立ち上がり／立ち下がり時間を遅くし、
かつ／もしくはその高周波成分を低減することを示すであろう。
だが、オシロスコープが示さないものは、
追加されたコンデンサは非常に高い過渡電流を流し、
PCB からの磁界エミッションを増大させることである。
これらの電流はプレーン間の電圧ノイズも増加させ、
従ってプレーンの縁からの電界のエミッションを増加させる。
そららは、ドライバ IC で生じる
グランド・バウンス／レール・バウンス・ノイズのレベルも増加させる。
従って、フィルタ内のコンデンサは、 常に過渡電流の増加を制限する直列の抵抗かフェライトと共に使用すべきである。 その抵抗やフェライトの値は線路の Z0 を考慮に入れて選択すべきである。
設計者によっては、フィルタ・コンデンサを反射波スイッチングと共に用いる
―― 直列抵抗 (負荷側の) のすぐ後で、
4.7〜22pF のコンデンサをトレースと 0V プレーンのあいだに配置する [39]。
これらのコンデンサは未実装のままとしておき、EMC 問題が生じたならば、
どれが過度なフィルタによって SI を損なうことなしに良好な EMC を達成するかを見るために、
様々な値のコンデンサで実験することができる。
CM チョークは、同軸コネクタやケーブルが高速信号のために使われる場合にも非常に重要である。 同軸相互接続は、実際には、 所望の信号の RF 還流電流がケーブル・シールドの内面を流れ (表皮効果による)、 外部 RF ノイズ電流がシールドの外側を流れる (これも表皮効果による)、 ３重同軸モードで動作する。
だが、全ての可撓同軸ケーブルはシールドの厚みを通しての漏洩を生じ、 これは周波数が上昇すると悪化する (あるタイプは他よりも多く ―― 高価な「超遮蔽」同軸ケーブルは非常に良いものとなり得る)。 一般に、50Mb/s を超えるデータ速度で (超遮蔽以外の) どのようなタイプの可撓同軸ケーブルを使う時も、 ３軸動作を助け、EMC を向上させるために、 CM チョークが必要であることが実際に見出されている。 [1] の Part 1 と [2]、特にその Figure 11 は、 関係するいくつかの単純化された回路を示している。
(特定の周波数で) トレース・インピーダンスの不完全性を補償するための インダクタンスやキャパシタンスを加えるためにトレースに小さいスタブを追加するといった、 使用できることがある賢い「マイクロ波設計」トリックがあるが、 それは適用範囲が限定されており、狭い周波数範囲についてのみ機能する。
トレースに沿ったインピーダンス不連続に対処する一般的な方法は、 それを設計によって排除することである。 これが、現在のトレンドが、マルチドロップ・パラレル・バスを、 整合差動伝送線路を用いる、低電圧差動信号 (LVDS) テクニックを用いた ２点間シリアル・バスで置き換えることである理由である。 [9] は、ビア・ホールが通過するプレーン・レイヤーの アンチパッドの寸法を大きくすることは、 それが線路の Z0 により良く整合するように それらの静電容量を低下させるであろうことを示しているが、 これは 0V プレーンの開口の増加という犠牲のもとで達成される ―― EMC のために良いことではない。 従って、非常に早いエッジや非常に高い周波数の信号を用いる時、 良好な SI と EMC のためには、 我々は通常はトレースに沿ったビアの数を最小限とする必要があり、 理想的にはそのようなトレースそれぞれを その全長にわたって単一の PCB レイヤーに引き回す。
もし我々の差動線路が完全に１つのレイヤーに引かれたストリップラインであり、 それらの基準プレーンがトレースの周囲の大きな距離にわたって分割されていないならば、 その線路の容量性負荷は、同一のレイヤーの近傍を引かれたトレース、 そしてビア・ホールや固定ねじなどのような PCB を貫通する近傍の金属物からのもののみとなろう。 それでも、線路の端のビア・ホールの特性インピーダンスやスタブ・フィルタ効果、 そして経路の変動やガラス繊維の縦糸や横糸、レジンの多い領域などといった、 他の多くの問題が生じ得る。
レイアウトと積み重ねの慎重な設計、そしてコンピュータ支援設計ツールの使用は、 これらの詳細全ての重要性を下げ、 非常に高いデータ・レートで動作するシリアル・データ相互接続を 良い EMC で達成することを助け得る。
ギガ・ビット・レートにおける FR4 の低域通過フィルタ効果の補償のために、 しばしばプリ・エンファシスが用いられる。 プリ・エンファシスは、長い PCB トレースのフィルタ効果を補償するような方法で、 その駆動レベルをブーストする。 例えば、プリ・エンファシスを用いて、 Xilinx の Rocket I/O のようなシリアル・バスは FR4 上で少なくとも 500mm の伝送線路を通して 3.125 Gb/s の速度を確実にサポートすると主張している。
一見すると、プリ・エンファシスは SI の問題であるだけで、EMC のそれではないように見えるが、 プリ・エンファシスは少なくとも信号の３次と５次の高調波の振幅をブーストすることを意味し、 これはそれらの周波数における増大したエミッションをもたらし得る。
だが、そのようなコーティングの多くの誘電率と損失係数は 高周波数においてはあまり良く特性付けされておらず、 適用されるコーティングの厚みは往々にしてあまり良く管理されていない [31]。 さらに、ほとんどの PCB 規定はソルダー・マスクをその耐半田性によって規定するのみであり、 PCB 製造業者が様々な代替品で置き換えられるままとする。 これは、明らかに異なった PCB 間で、そしておそらくは単一の PCB の幅や長さにわたって、 伝送線路整合に変動を引き起こし得る。
この問題に対処する１つの方法 ――[31] で示唆されている―― は、 どのマイクロストリップ・ラインの上にも コーティングやシルク印刷がないことを確かとすることである。 もう１つの方法は、PCB 上の広く間隔を置いた位置に いくつものテスト・クーポン (上と [15] を参照) を含めておき、 それぞれのロットを受け入れる前にそれらを所定の性能目標に対して試験することである。 ソルダー・マスクとシルク印刷の材料をそれらの製造業者の型番で規定することも、 品質の維持を助ける筈である。
非常に早い立ち上がり時間、及び／もしくは非常に大きいパッケージを用いたデバイス (長いリードかボンディング・ワイヤを持つ) では、 そのピンの PCB への半田接合部では信号波形が完璧に測定されるが、 そのシリコンに与えられる実際の波形が劣化していることがあり得る。 逆に、シリコンに印加される波形は良いにもかかわらず、ピンにおける波形は劣化して見え得る (例えば、[12] の「What's that Plateau?」を参照)。 デバイスがスタブに接続された時、 そのリードとボンディング・ワイヤの長さは、 もはやそれを単純な容量性集中負荷として見倣せなくなる程、 スタブの真の長さをPCB レイアウトで示されるよりも大きくし得る。
この記事は現代的なデジタル IC や高データ・レートを使う時の良好な SI のために、 そして良好な EMC のために必要な精度での整合伝送線路の設計が、 細部に大きな注意を払うことを必要とすることを示す。 人々はそのような詳細をうまく扱うことはできない ―― だが、コンピュータにはできる。 適当なコンピュータ支援 (そして TDR などの測定技術 ―― 上述) なしでは、 望ましい EMC 性能を低コストで達成するためには 少なくとも２回の PCB の作り直しが必要となるのが普通となっているが、 これに要する時間は商業的な成功のためのより大きな問題となっている。 多くの設計者は、 彼らの新製品のマーケット・ウィンドウに合わせるための慌てての試みとして、 彼らの製品に余分なシールドやフィルタを取り付けることに因われている。
少なくとも 2D フィールド・ソルバ (あるいは 3D のもの) を含む コンピュータ支援設計ツールの賢明な使用なしに、 (例えば) 2.5GHz シリアル相互接続を使用する PCB を設計して 充分な SI と EMC を最初に得ることはおそらくは不可能であろう。 だが、今はそのようなコンピュータ支援設計ツールが使用可能であり、 年毎により有用なものとなっている。 今、我々は詳細な設計問題の全て (あるいはほとんど) を、 最初の PCB をレイアウトして作る前に仮想世界で解決できる。
PCB 伝送線路インピーダンスの計算のためにコンピュータに基づいたシミュレータは 何年も前から使用できたが、標準的な PC で動作し、 信頼できる回答を与えるユーザー・フレンドりーなシミュレータは、今使用可能となりつつある。 多数の企業がそのような製品をオファーしているが、 Polar Instruments [24]、Hyperlynx (例えば、Mentor Graphics から入手できる)、 そして Ansoft (Google は彼らのウェブサイトを容易に見付けられる) が、 EMC コンファレンスで発表される論文で最も言及されているようである。
EMI Stream と呼ばれる新しい製品は部品配置設計段階 (配線の前) で働き、 良好な EMC のための最良の配置と最良の引き回しを見出すことを助けると主張している。 それは、電源と 0V のあいだの共振の抑制も助けると主張している [40]。
理想的には、我々は、上で述べた細部全てを扱う PCB レイアウトのシミュレーションから 正確なトレース・パラメータを抽出できることを望むことだろう； これらのパラメータを回路シミュレーションで使用し、 (このシリーズの第１部 [6] で述べたように) SI 要求が満足されるまで PCB レイアウトと回路シミュレーションを反復する。 そして、我々は、最終組み立ての PCB 全体の EMC 特性をシミュレートし、 10m のアンテナで測定した時にエミッションとイミュニティがどのようになるかを 予測することを望むことだろう。
残念ながら、これを行なうために必要なツール全ては存在していない、 あるいは存在するとしても全面的に「連係した」仮想設計プロセスをまだ可能としていない。 2001年の時点におけるグッド・プラクティスとコンピュータ・ツールの使用の例は、 [11] で示されている。 だが、執筆の時点で存在しているコンピュータ支援設計ツールは、 SI の全面的な仮想設計を可能としている。 高周波の SI と EMC は本質的に同一の問題であるので [7]、 我々は、PCB の EMC 特性を改善するために、 機能上必要なものよりも厳しい SI 要求のもとで SI 設計ツールを使用することができる。
執筆の時点では、もし信号のエッジがトレースの全長に沿って伝搬するのに要する時間 (トレース伝搬時間 tp ―― 上述) が 信号の立ち上がり／立ち下がり時間 (いずれか短い方) の 1/6 よりも長いならば、 全信号経路をシミュレートすることが強く推奨される。 シミュレーションは、SI のために伝送線路が必要かどうかを見るために、 IRIS や SPICE に基づいた回路シミュレータ、 あるいは他の種類のシミュレータの、伝送線路機能を使用することができる。
クロックとデータ・ストローブの経路全ては、常にシミュレートすべきである。 良好な EMC のためにはほぼ確実に整合伝送線路の使用が必要となり、 高価なシールドやフィルタの必要性の低減を助けるであろう。
Intel アプリケーション・ノートは、FR4 の銅について、 1.0Ω thou2/inch の損失係数を用いることを推奨している。 これは、加圧貼り合わせと FR4 の布状ガラス繊維基材のために、 アニールされた銅について公表されている 0.662Ω thou2/inch の値よりも高い。 もし不織基材を使うのであれば、その代わりに標準的な公表されている値を使うべきである。
設計者は往々にして、管理者 ――技術的なトレードオフを理解せず、 従って彼らの行動が、生産コストと保証コストを増大させるかも知れないのと同様、 彼らが意図したのとは逆の効果を持ち、 実際にプロジェクトのコストと遅延を増大させ得ることを理解しない―― によるコストや時間の圧力のもとにある。 このトピックについてのより詳しいことは、 このシリーズの第1部 [6]、そして第2部 [8] の最後の章を参照されたい。
[1] "Design Techniques for EMC" (in six parts), Keith Armstrong, UK EMC Journal, Jan - Dec 1999
[2] "Design Techniques for EMC" (in six parts), Keith Armstrong, http://www.compliance-club.com/keith_armstrong.asp
[3] "PCB Design Techniques for Lowest-Cost EMC Compliance: Part 1", M K Armstrong, IEE Electronics and Communication Engineering Journal, Vol. 11 No. 4 August 1999, pages 185-194
[4] "PCB Design Techniques for Lowest-Cost EMC Compliance: Part 2", M K Armstrong, IEE Electronics and Communication Engineering Journal, Vol. 11 No. 5 October 1999, pages 219-226
[5] "EMC and Electrical Safety Design Manuals", a set of four volumes edited by Keith Armstrong and published by York EMC Services Ltd., 2002, ISBN 1-902009-07-X, sales@yorkemc.co.uk, phone: +44 (0)1904 434 440.
Volume 1 - What is EMC? ISBN 1-902009-05-3
Volume 2 - EMC Design Techniques - Part 1 ISBN 1-902009-06-1
Volume 3 - EMC Design Techniques - Part 2 ISBN 1-902009-07-X
Volume 4 - Safety of Electrical Equipment ISBN 1-902009-08-8
[6] "Advanced PCB Design and Layout for EMC - Part 1: Saving Time and Cost Overall", Keith Armstrong, EMC & Compliance Journal, March 2004, pp 31-40, http://www.compliance-club.com/keith_armstrong.asp
[7] "EMC and Signal Integrity", Keith Armstrong, Compliance Engineering, March/April 1999, http://www.ce-mag.com/archive/1999/marchapril/armstrong.html
[8] "Advanced PCB Design and Layout for EMC - Part 2: Segregation and interface suppression", Keith Armstrong, EMC & Compliance Journal, May 2004, pp32-42, http://www.compliance-club.com/keith_armstrong.asp
[9] "Signal Integrity Considerations for High Speed Data Transmission in a Printed Circuit Board System", Tom Cohen, Gautam Patel and Katie Rothstein, IMAP Symposium 1998, http://www.teradyne.com/prods/tcs/resource_center/whitepapers.html
[10] "Measurements for Signal Integrity", Vittorio Ricchiuti, 2004 IEEE International EMC Symposium, Santa Clara, August 9-13 2004, ISBN 0-7803-8443-1.
[11] "Gigabit Backplane Design, Simulation and Measurement - the Unabridged Story", Dr Edward Sayre et al, DesignCon2001, available along with many other relevant papers from: http://www.national.com/appinfo/lvds/archives.html
[12] Howard Johnson's list of downloadable articles: http://www.sigcon.com/pubsAlpha.htm
[13] "Transmission Line Effects in PCB Applications", Freescale (previously Motorola) application note AN1051, includes a number of other useful references, go to http://www.freescale.com and search for AN1051 or direct to: http://www.freescale.com/files/microcontrollers/doc/app_note/AN1051.pdf.
Another useful introduction to transmission lines is "System Design Considerations When Using Cypress CMOS Circuits" from Cypress Semiconductor Corporation, Cypress Semiconductor Corporation application note, http://www.cypress.com.
[14] Polar Instruments, http://www.polarinstruments.com/support/cits/cits_index.html
[15] "Printed Circuit Board (PCB) Test Methodology", Revision 1.6 January 2000, Intel Corporation, www.intel.com/design/chipsets/applnots/29817901.pdf
[16] "Advanced PCB Design and Layout for EMC - Part 5: Decoupling, Including Buried Capacitance Technology", Keith Armstrong, EMC & Compliance Journal, July 2004, pp 34- 43, http://www.compliance-club.com/keith_armstrong.asp
[17] "Termination Techniques for High-Speed Busses", California Micro Devices Application Note: AP204, http://www.calmicro.com
[18] "EMC Testing - Part 1 Radiated Emissions", Tim Williams and Keith Armstrong, EMC & Compliance Journal, February 2001, pp 27-39, http://www.compliance-club.com/keith_armstrong.asp
[19] "Advanced PCB Design and Layout for EMC - Part 3: PCB-to-Chassis Bonding", Keith Armstrong, EMC & Compliance Journal, July 2004, pp 34- 43, http://www.compliance-club.com/keith_armstrong.asp
[20] "Advanced PCB Design and Layout for EMC - Part 4: Reference Planes for 0V and Power", Keith Armstrong, EMC & Compliance Journal, July 2004, pp 34- 43, http://www.compliance-club.com/keith_armstrong.asp
[21] "Effects of Open Stubs Associated with Plated Through-Hole Vias in Backpanel Designs", Shaowei Deng et al, IEEE International EMC Symposium, Santa Clara, August 2004, ISBN 0-7803-8443-1, pp 10[29]-1022.
[22] "Practical Guidelines for the Implementation of Back Drilling Plated Through Hole Vias in Multi-Gigabit Board Applications", Tom Cohen, DesignCon 03, January 2003, http://www.teradyne.com/prods/tcs/resource_center/whitepapers.html
[23] "High Speed Board and Interconnect Considerations", Tom Cohen and Gautam Patel, DesignCon 98, January 1998, http://www.teradyne.com/prods/tcs/resource_center/whitepapers.html
[24] Polar Instruments guidance on stack-up and transmission lines: http://www.polarinstruments.com/support/stackup/stackup_index.html
[25]"Specifying Controlled Impedance and Communicating Stack-Ups", Happy Holden, CircuiTree magazine (http://www.circuitree.com), www.polarinstruments.com/support/stackup/stackup_index.html
[26] "PCI Express Verification", Randy Weber, Printed Circuit Design & Manufacture, October 2004, pp 32-35, http://pcdandm.com/pcdmag/mag/past_index.shtml
[27] "Routing Differential Pairs", Denis Nagle, Printed Circuit Design & Manufacture, August 2003, pp 28-30, http://pcdandm.com/pcdmag/mag/past_index.shtml
[28] "Differential Signals Routing Requirements", Dr Abe Riazi, Printed Circuit Design & Manufacture, February 2004, http://pcdandm.com/pcdmag/mag/past_index.shtml
[29] "Avoiding Differential Pair Routing Violations", Dr Abe Riazi, Printed Circuit Design & Manufacture, August 2004, pp 26-29, http://pcdandm.com/pcdmag/mag/past_index.shtml
[30] "Registration Techniques for Advanced Technology PCBs. Or, so you think you can really do two-track routing?)", Michael Barbetta and Joe Dickson, Printed Circuit Design & Manufacture, December 2004, pp 38-42, http://pcdandm.com/pcdmag/mag/past_index.shtml
[31] John Lord, private communication, July 2002
[32] "Woven Glass Reinforcement Patterns", Gary Brist, Bryce Horine and Gary Long, Printed Circuit Design & Manufacture, November 2004, pp 28-33, http://pcdandm.com/pcdmag/mag/past_index.shtml
[33] "The Impact of PCB Laminate Weave on the Electrical Performance of Differential Signaling at Multi-Gigabit Data Rates", Scott McMorrow and Chris Heard, DesignCon 05, January 2005, http://www.teradyne.com/prods/tcs/resource_center/whitepapers.html
[34] "Robust Electronic Design Reference Book, Volume 1", John R Barnes, Kluwer Academic Publishers 2004, ISBN: 1-4020-7737-8.
[35] "Still Good Bang for the Buck", Eric Bogatin, Printed Circuit Design & Manufacture, February 2005, page 54, http://pcdandm.com/pcdmag/mag/past_index.shtml
[36] "Micro-Machining of Trenches to Form Shielded Transmission Lines", Joan Tourne, Printed Circuit Design & Manufacture, April 2004, pp 34-37, http://pcdandm.com/pcdmag/mag/past_index.shtml
[37] "Schwarz-Christoffel Modelling of Shielded Tracks on a PCB", A Kapora and APJ van Duerson, Euro-EMC 04 Symposium, Eindhoven, Sep 6-10 2004, ISBN: 90-6144-990-1, pp 434-437
[38] Many very relevant articles by Eric Bogatin of Giga-Test Labs at http://www.gigatest.com and/or at http://www.bogent.com. His "No Myths Allowed" series are especially practical and easy to understand.
[39] "Layout and Termination Techniques for Cypress Clock Generators", April 4, 1996 - Revised July 24, 1997, Cypress Semiconductor Corporation application note, http://www.cypress.com
[40] "EMI Stream", ScanCAD International, http://www.scancad.com/emi.html
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IEC 61188-1-2 : 1998 from http://www.iec.ch/webstore
IPC-2141 and IPC-2251 from http://www.ipc.org
I would like to reference all of the academic studies that back-up the practical techniques described in this series, but the reference list would take longer to write than the series! But I must mention the papers presented at the annual IEEE International EMC Symposia organised by the IEEE's EMC Society (http://www.ewh.ieee.org/soc/emcs), especially the dozens of wonderful papers by Todd Hubing's staff and students at the University of Missoura-Rolla EMC Lab (http://www.emclab.umr.edu), and papers by Bruce Archambeault of IBM and the EMC experts at Sun Microsystems.
Many other contributors to the IEEE EMC Symposia, and other conferences and symposia and private correspondence are far too numerous to be named here, but the following stand out: Tim Williams of Elmac Services, http://www.elmac.co.uk; Mark Montrose of Montrose Compliance Services, http://www.montrosecompliance.com; John Howard, http://www.emcguru.com; Tim Jarvis of RadioCAD, http://www.radiocad.com; Eric Bogatin of Giga-Test Labs, http://www.gigatest.com; Howard Johnson of Signal Consulting, Inc., http://www.sigcon.com; and dozens of application notes from National Semiconductor; Rambus Corp.; California Micro Devices; Intel; IBM; Cypress Semiconductor; Xilinx; Sun; Motorola; AVX; X2Y Attenuators; Giga-Test Labs; Ansoft and Flomerics. I apologise to the very many excellent people and companies that I have had to leave out of this list.
これは、Keith Armstrong 氏が EMC+Compliance Journal 上で発表した文書を、 その許諾を得て T. Sato が翻訳したものです。 この翻訳については、原著者らはいかなる責任も持ちません。 これについての意見、質問などは VEF00200@nifty.com (T.Sato) 宛にお送り下さい。
Last update: 2006-02-06