使用できる様々なシングル・エンド終端方式があり、
それらは、Figures 6L、6M、及び 6N に示すように、
「反射波スイッチング」と「入射波スイッチング」のタイプに分けられる。
古典的 RF 終端の設計は反射波と入射波の双方の方式を組み合わせる
―― 従って、ここでは独立したトピックとして議論しない。
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翻訳: T. Sato
これらの PCB テクニックは、以下のことが望ましい場合に有用である：
このシリーズでカバーするトピックは：
同じ著者による 1999年 の EMC & Compliance Journal の以前のシリーズ、 「Design Techniques for EMC」[1] は PCB の設計とレイアウトに関する章 (「Part 5 - PCB Design and Layout」, October 1999, page 5〜17) を含んでいたが、 EMC のための最も基本的な PCB テクニック ――それらがどれだけ単純であるかとは無関係に、全ての PCB が従うべきもの―― をカバーしただけである。 このシリーズはウェブ上に掲載され、 このウェブ版はこれまでのあいだに著しく改善された [2]。 この著者による他の記事 (例えば [3] や [4]、そして [5] の Volume 3) も EMC のための基本的な PCB テクニックを扱っている。
上述の記事と同様、このシリーズはこれらのテクニックがなぜ働くかには煩わされず、 単にそれらのテクニックとそれらがどのような時に適当であるかを述べるであろう。 だが、これらのテクニックは世界中の様々な設計者によって実際上良く証明されており、 それらが働く理由は学界では理解されているので、信頼して使用することができる。 このシリーズで述べられるそれほど証明されていないテクニックは少数であり、 これはそれが適当であれば明記されるであろう。
立ち上がり／立ち下がり時間が充分に長い場合、 あるいは関係する周波数が充分に低い場合、 低インピーダンス不連続 (例えば、容量性負荷に伴う) や 高インピーダンス不連続 (例えば、基準プレーンの開口に伴う) 全てを含むトレースの全長は １つの平均的なインピーダンスとして扱える。 これが、終端抵抗によって整合させねばならないインピーダンスとなる。
だが、トレースの１つのセクションが 他のセクションから著しく異なった特性インピーダンスを持つのに充分に その立ち上がり／立ち下がり時間が短い場合 (Figure 6E の 300ps の曲線を参照)、 その伝送線路を整合させることは不可能となるであろう。 トレースとその負荷の特性、基準プレーン、そしてその他の物理形状は、 それぞれのセクションが所望の同一のインピーダンスを持つように修正されなければならず、 これはその線路の端の整合抵抗によって終端される。
SI の目的のために受け入れられると見なされるインピーダンスの変動も、 良好な EMC のためには高過ぎるかも知れない。 従って、良好な EMC のためには、 トレースの延長に沿った、そしてその終端抵抗におけるインピーダンスを整合させることに、 より多くの注意を払わなければならない。
終端デバイスと基準プレーンのあいだの、非常に短い、直接的な接続が必要である。 理想的には、それが実際的であるならば、「パッド内ビア」テクニックを用いるべきである。 終端抵抗のあいだのクロストークが起こり得るので、 ２つ以上のものが互いに近くなる場合、 それらはその 0V 側 (あるいはその他の基準プレーン接続) を同一の側として、 真直に並べるべきである。
終端のための抵抗ネットワークやアレーを選ぶ時、 100MHz 以上の周波数まで有効とするためには、 それらは少なくともデバイスの両端に基準プレーン接続を持たねばならない。 1GHz 以上での有効な終端のためには、 信号ピンと同じだけの数の基準プレーン・ピンを持つ必要があるだろう。 一部の PCB 製造業者は、高抵抗金属箔を PCB の内層としてラミネートして、 終端抵抗とするためにエッチングすることができる。
伝送線路の両端で抵抗性の整合を行なう「古典的 RF」終端は SI と EMC のために最良の方法であるが、信号電圧を 50% に減衰させる。 このタイプの終端はしばしばケーブルを通した RF やデータ通信、 そして非常に高速なバックプレーンのために用いられ、 SI と EMC のための最良の終端方式である。 だが、デジタル IC は半分の高さの入力信号では動作しないであろうから、 PCB 上のデジタル回路のためには 伝統的にその代わりにシングル・エンド抵抗終端が用いられている [13]。 レシーバ IC が必要とする全信号電圧を与えながら古典的 RF 終端を使用できるように 内部電圧ブースターを用いるドライバを備える、 ある種の IC がすぐに入手可能となるかも知れない。
使用できる様々なシングル・エンド終端方式があり、
それらは、Figures 6L、6M、及び 6N に示すように、
「反射波スイッチング」と「入射波スイッチング」のタイプに分けられる。
古典的 RF 終端の設計は反射波と入射波の双方の方式を組み合わせる
―― 従って、ここでは独立したトピックとして議論しない。
反射波スイッチングは、「直列」、あるいは「信号源」終端と呼ばれることがあり、 これは Figure 6L に示す。 伝送線路の駆動端は線路の Z0 に等しい総抵抗で終端され、 完全に整合している時、トレースに半分の高さの信号電圧トランジションを発射する。 その信号トランジションがトレースの端に到達した時、 それが生じる非常に高いインピーダンスはほぼ +1 の反射係数を生じ、 そのトランジションを線路に送り返す ―― だが、今度は所望の信号のほぼ完全な高さの電圧としてである。 反射したトランジションは、それが通る所に正しい信号電圧を達成しながら、 トレースに沿って逆向きに伝搬する。 それがドライバの終端に到達した時、 (もしその線路が完全に整合しているならば) その反射係数はゼロであるので、 その信号電圧トランジションはもはや反射しない。
反射波スイッチングは２点間相互接続のためには良い。 もしマルチドロップ・バスのために用いられたならば、 それらは全信号を見る前のしばらくのあいだ信号振幅の半分を見ることになるので、 線路に沿ったデバイスが「ダブル・クロック」を生じる可能性がある。 そのようなデバイスは線路に沿った伝搬時間と比較して充分に応答が遅い必要がある。 あるいは、その代わりに、負荷デバイス全てを伝送線路の遠端に、 SI のためには tp ≦ tr / 10 か tp ≦ 1 / 10πf、 良好な EMC のためには tp ≦ tr / 40 か tp ≦ 1 / 40πf のトレースで互いに分離して 配置することを確かとする。
反射波スイッチングで用いられる直列終端抵抗は
ドライバの非常に近くに位置しなければならず、
Figure 6L に示すように、その値はドライバのインピーダンスと外部抵抗の組み合せが
線路の Z0 と等しくなるように選ばれる。
「通常」のデジタル IC (伝送線路整合のために設計されていない) では
引き上げる時と引き下げる時に最良の整合を達成することは難しいかも知れず、
これは後で議論する。
Figures 6M と 6N は様々な種類の入射波スイッチング方式を示す。
それら全ては伝送線路のドライバから最遠端でのシングル・エンド抵抗終端を用いている。
0Ω 信号源インピーダンスを持つ理想化されたドライバはトレースに全振幅信号電圧を発射し、
これは「並列」あるいは「シャント」終端抵抗が組み込まれた遠端に達するまで
トレースに沿って伝搬する。
この抵抗のトレースの Z0 との整合を仮定すると、
その反射係数はゼロとなり、従って反射は生じないであろう。
発射点における反射はあるであろうが、 それは全てドライバ内に閉じ込められており、IC の外では見えない。 負荷のインピーダンスが Z0 の 100倍よりも小さいならば、 終端抵抗の値は負荷と終端抵抗の並列が Z0 と等しくなるように選ぶべきである。 並列終端抵抗は通常は 0V プレーンに接続されるが、 ロジック・ファミリによっては他の基準プレーンを用いる (例えば ECL は正の電源プレーンを用いる) ので、 それらはその代わりに終端抵抗を接続すべきところにある。
入射波スイッチングは、マルチドロップ・バスを 反射波スイッチングの場合よりも遥かに高いデータ・レートで使用できるようにする。 シャント抵抗終端の使用は多くの電力を消費し、 ある種のドライバの直流電流限度を超えるかも知れないので、 (望ましくは最大の周波数において線路整合を過度に損なうことなく) 電力消費と直流電流を低減するための多くの代替の終端回路が開発されてきた。 代替のタイプの入射波スイッチング終端は、 「RC」、「テブナン」、及び「アクティブ」を含む。
RC 終端 (Figure 6M) は、線路の Z0 に等しい抵抗と、 通常は 10〜680pF のあいだの静電容量を用いる。 それは線路を高周波においてのみ終端し、その主旨はそれは電力の消費が少ないであろうし、 直流電流を消費しないので「通常」のデバイスで駆動することが容易な筈だということである。
だが、RC 終端の有効性はデータのランダム性とトレース長に依存するので、 他の３つの入射波方式のように普遍的に適用可能なテクニックはない。 電力の節約は、その RC の時定数が信号レベルの持続期間よりも小さい時にのみ達成される。 また、その RC 時定数が SI 問題を引き起こさないためには、 それは装荷された線路の遅延時間の２倍よりも大きくなければならない。 これに関するより詳しいことは、[12] の「AC Terminators」を参照されたい。
コンデンサの自己インダクタンスのため [16]、RC 終端を
純抵抗終端方式の高周波性能に匹敵させることはより困難になるかも知れない。
一部のコンポーネント製造業者は PCB 面積を節約するために
R と C を一緒にパッケージした単一の、あるいはアレーのデバイスを提供しており、
これらはディスクリートのコンポーネントよりも良い高周波性能を持つように設計できる。
テブナン終端 (Figure 6N) は、それらの並列抵抗が Z0 になり、
その比率がドライバの電力消費と直流負荷を最小限とするように設計された抵抗値を用いる。
理想的には、これはドライバを切り離した時の伝送線路上の直流電圧が
その上にデータがある時の平均線路電圧と等しくなるように抵抗比を選択することを意味する。
テブナン終端は関係する全周波数で正しく減結合された電源プレーンを必要とし、
これをどのように達成するかは [16] を参照されたい。
アクティブ終端 (Figure 6N) は、デジタル信号の公称平均値、あるいはその他の適切な電圧の 追加の電源レール (あるいは基準プレーン) を駆動するために電圧レギュレータを用いる。 Z0 の値の並列終端抵抗がこのプレーンに接続され、 これは関係する周波数に対して適切に減結合されていなければならない ([16] を参照)。 テブナン終端と電気的に等価であり、 アクティブ終端は電圧レギュレータ (これはシンクと同様にソースできる必要がある) をクラス AB モードで動作させることによって総消費電力を節約することができる。
伝送線路がコネクタを通る時の共通の問題は、接続の断続や欠落である。 駆動されていない線は、 その線が接続されたデバイスのランダムなデータ活動をもたらし得る クロストークやその他のノイズを依然としてその上に持つであろう。 そのような障害の発見は、テブナン終端やアクティブ終端方式が用いられている場合には、 ドライバが切り離された時に負荷デバイスが論理ハイやローに行くことを保証するように その比率や電圧をバイアスすることによって、より容易にすることができる。 動作上の問題を最も引き起こしにくい、あるいは障害診断を最も助ける 「コネクタ障害」論理レベルを選択する。 安全が関係する場合、これも論理レベルの選択に影響する筈である。
「スタブ」トレースがメインの伝送線路となるトレースに接続される場合、 そのスタブの長さとそれに接続される全ての静電容量や負荷に依存して、 ２つの帰結があり得る。 信号の立ち上がり／立ち下がり時間 (あるいは関係する最大の周波数における波長) と比較して スタブの伝搬時間が非常に短い場合、 そのスタブ、及び任意のデバイス静電容量は局所的な容量性負荷として現われ、 容量性負荷に関する章で述べたように扱われるべきである。
だが、スタブの伝搬時間が (信号の立ち上がり／立ち下がり時間や関係する最大の周波数における波長と比較して) 無視できない場合、その影響はより複雑になる。 分岐点における Z0 は主線路とスタブの並列合成となり (例えば、もし双方が同一の Z0 を持つならば、 その結果は Z0 / 2 となるであろう)、 スタブ分岐点とスタブの端の双方からの反射が主伝送線路に伝搬して その信号を歪ませるであろう。
理想的には、そのようなスタブの端は正確に整合した抵抗で正しく終端されることだろうが、
これは依然として分岐点での反射をそのままにする。
スタブを持つ伝送線路を正しく終端することは複雑な作業となり得るので、
時には唯一の実際的な解決は理想に達しないものとなるかも知れない。
この記事の最後の参考文献のいくつか、特に教科書と IPC 規格は、
これについてのいくらかのガイダンスを与える。
入射波スイッチングを用いる時、ドライバのゼロでないインピーダンスは、 線路に最初に全信号電圧を出せないことを意味する。 ドライバは最終的には正しい電圧まで線路を充電するが、 これはしばらくかかるかも知れないので、データ・タイミングの問題を引き起こし得る。 これに対する普通の解決策の１つは、 初期駆動電圧の不足を補償するであろう若干の反射があるように 線路を Z0 よりも高い値で終端することであり、 [13] はこの実例を示している。 だが、この解決策は、 (その線路に沿ったデバイスがトレースの伝搬時間と比較して反応が遅いのでない限り) マルチ・ドロップ・バスの代わりに２点間接続が必要となることを意味するかも知れない。
上の状況は、デジタル IC がその出力電圧に依存する ダイナミック出力インピーダンスを持つという事実によって、さらに複雑化する。 伝送線路の駆動からどのような電圧が生じるかの計算は反復的なものとなり、 これが [13] が終わりのない計算を避けるための Bergeron Plot 法を説明している理由である。
ドライバ出力インピーダンスの広い範囲の変動が 同一の製造業者からの同一のデバイスのあるロットと別のロットのあいだで生じ得る という事実から、さらなる複雑性が生じる。 異なった供給者からの「同一」のデバイスのあいだの変動は、 さらに大きくなり得る。
ドライバによっては、それが単一の分流抵抗そのものである場合、 入射波終端を駆動するのに充分な直流電流を供給できない。 RC、テブナン、あるいはアクティブ終端が必要かも知れない。 もしこれらも使用できないならば、 駆動端で直列抵抗を使用した反射波スイッチングが唯一の解決かも知れない。
だが、特にクロックやデータの高いレートが必要な場合には、 多くの IC が伝送線路を正しく駆動するのに適した 出力ドライバと共に設計されるようになっている。 このようなデバイスは、そのデータ・シートで与えられた伝送線路整合データ、 あるいはその出力インピーダンスの規定から知ることができる。 伝送線路を駆動するように設計されたドライバは、 例えば 10Ω 程度の低出力インピーダンスを持つであろう； プル・アップやプル・ダウンする時、伝送線路を正しく整合させることを大いに容易にする。 伝送線路を駆動する場合には、 そのようなデバイスは「通常の」あるいは「グルー・ロジック」デジタル IC よりも好ましい。 そうであっても、これらのデバイスはプル・アップする時とプル・ダウンする時で その出力インピーダンスに小さな違いを持つであろうから、 EMC 上の理由のためにはあるタイプのデバイスの方が他のものよりも良いかも知れない。
ECL デバイスは 10Ω 前後の出力インピーダンス (プル・アップ、あるいはプル・ダウン) を持ち、伝送線路の駆動については常に優れていることに注意されたい。
反射波スイッチングと高い値のトレース Z0 は信号電流を低くし、 従ってより低いレベルの磁界を放射するので、 (他の全てが同一であれば) いずれも低いレベルのエミッションを生じる傾向を持つ。
トレースに沿った小さいインピーダンス不連続やその抵抗性終端における小さい不整合は SI のためには重要ではないと見倣されるかも知れないが、 それでも EMC のためには非常に重要なものであり得る。 それらは電圧波形にごく僅かな差しか生じないことから、 SI の検討は通常は ±10% 以下の不整合を無視する。 だが、トレース電流波形の測定は、PCB からのエミッションを著しく増大させる、 不連続や不整合によって引き起こされた大きなオーバーシュートを明らかにし得る。 [12] の「Reducing Emissions」の短い記事に示されているように、 良い EMC のためには伝送線路を正確に整合した抵抗で終端することが重要である。
トレース電流はトレースを切ったり IC の足を持ち上げたりせずに容易に測定できる ―― オシロスコープ製造業者が供給する電流プローブ、 あるいはスペクトラム・アナライザ製造業者が供給する (または自作の [18]) 近傍磁界プローブを、 接触なしにトレース電流を測定するために使用して。 個々のトレースを検出するためには、それらは非常に小さく、 (往々にして矩形の形状の方が使い易いが) 通常は直径 5mm 以下であるべきである。 磁界プローブは電流の差分に応答することを忘れないこと。 古典的な終端 (両端における) は、スタブやビアによって生じるもののような、 トレースに沿った Z0 の変化によって生じる反射の影響の低減を助ける。 上で述べたように、この１つの影響は信号を 50% まで低下させることである ―― 従って、使用するレシーバは適当な入力範囲を持つべきである。
だが、CMOS プロセスは非常に正確な抵抗を作らないので、 設計者は常にそれらのドライバやレシーバに組み込まれている整合抵抗の許容差を問い、 伝送線路設計でその最悪値を考慮しなければならない。 SI を最適化するためにその出力と入力のインピーダンスを自動的に調整する 組み込みの出力ドライバを持つ IC のプロトタイプが実演されたことがある ―― だが、それらがディスクリートの抵抗による正確な整合ほど 良い EMC を達成するかどうかはまだ明確になっていない。
2004年 7月 1日、Adiabatic Logic Ltd という会社が 「adiabatic」デジタル・ドライバを開発したと公表した (EPD Magazine、43ページ)。 これらは、反射波スイッチングを用いているが、 反射信号のエッジを抵抗で終端する代わりに そのエネルギーをローカル電源に戻すと言われている。 その目的は、特にバッテリー電源製品のために、電力消費を低減することである。 著者は、この新しい技術に基づいたドライバを用いたデバイスで行なわれた EMC 測定について、まだ知らない。
双方向伝送線路は反射波終端か入射波終端をその両端に必要とし、 またその経路に沿ったスタブのいくつか／全ての端にも必要とするかも知れない。 反射波終端の場合、その線路のドライバ全てに直列終端抵抗を付けなければならない。 これが引き起こす唯一の問題は、 ドライバともなり得るレシーバに対する小さな遅延を生じることである。 だが、入射波終端の場合、それぞれのドライバは 伝送線路の Z0 に加えて近傍の並列終端抵抗を駆動するために 充分に強力でなければならなくなる。
マルチドロップ双方向バスの終端は非常に困難になることがあり、 これは [12] の「Bi-directional Terminations」で簡潔に述べられている。 往々にして妥協が必要となる ―― 例えば、[12] の「Bi-directional Alternatives」は、 充分に安定な値に落ち着くまでにその信号が３回か４回の「往復」をする必要がある PCI バスについて述べている (Figure 6B を参照)。
ダイオード終端は
電源レールを超えるオーバーシュートに伴うデバイスの損傷やラッチ・アップを防ぐが、
伝送線路の Z0 を正しく終端しない。
従って、ダイオード終端による唯一の顕著な EMC 上の利点は、
それらが近傍の静電気放電 (ESD) の結果としての
過渡損傷の防止を助けるかも知れないことかも知れない。
それらのダイオードは ESD エネルギーを扱うような定格のものではないので、
相互接続が ESD 事象に直接曝される IC の保護として頼るべきではない。
このためには、正しく規定された ESD 保護デバイスが必要であろう。
ダイオード終端テクニックは
オーバーシュートの最良のクランプのためにショットキー・ダイオードを用いるが、
それでさえも、
ダイオードの電圧降下が相対的に大きすぎることから、
今日用いられている低い値の IC 電圧レール (例えば 1.2V) では非効果的となっている。
少なくとも１つの企業が
オーバーシュート信号を電源や 0V のレールに非常に小さい電圧オフセットでクランプするために
トランジスタを用いる「アクティブ・クランプ」デバイスを開発した。
それらが抵抗終端のように良い SI を達成したことが主張されたが、
著者は EMC に関するデータを知らず、良くないのではないかと疑っている。
マルチ・ドロップ、及び／もしくは双方向のバスが
不特定の数のレシーバ (及び／もしくはドライバ) と共に用いられる場合、
特にユーザーが未使用の箇所に「終端プラグ」を取り付けることが保証できない場合には、
全てのあり得る負荷状況で正しい抵抗性終端や RC 終端を達成することは
非常に困難となり得る。
上のアクティブ・クランプ・デバイスのような非線形終端を用いることは、
(シャント終端抵抗がそうであるように) それら全てが並列に現われないであろうことから、
SI に関する限りは解決策となり得る。
それらは、信号がレールの一方をオーバーシュートしようとする時にのみ回路内にある。
だが、上で述べたように、そのようなシステムの EMC が非常に良いことは期待できない。
だが、入射波スイッチングを用いる場合、負荷のインピーダンスを補償する 複素インピーダンス (抵抗、インダクタ、そしてコンデンサのネットワーク) を用いて線路終端を行なう手法がある。 これらのテクニックに関するより詳しいことは、 [12] の「Constant-Resistance Termination」、 及び「Constant-Resistance Equalizer」 を読んで欲しい。
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線路上のそれぞれの負荷 ――勿論、任意の並列終端抵抗を除く―― が Z0 よりも充分に大きいことを確かとする。
EMC の良い経験を持つ多くの PCB 設計者は、
今は自動配線の使用を完全に拒否する。
伝送線路が PCB を (そして PCB の基準プレーンを) 離れるが、 シールドされていないインピーダンスが管理されたケーブルで運ばれる時、 その信号が基準プレーンを離れる箇所にフィルタを配置することが EMC のために重要である。 [8] の 6.2章、6.6章、7章、Figure 2P、2S〜2Y が、特に関係する。 フィルタは、ケーブルを通した所望の信号の信頼できる通信のために必要ない 全ての周波数の信号やノイズを除去すべきである。 最良のフィルタはコモン・モード・チョークを用いており、 これらは非常にノイジーな環境内でのシリアル・データ通信 (例えば CAN バス)、 あるいは高データ・レートが必要な場合 (例えば、Ethernet、USB 2.0、Firewire) のために特に重要である。
伝送線路をボード外に引く時に用いられるコネクタとケーブルは、 PCB 上のトレースと正確に同一の特性インピーダンスを維持しなければならない。 我々は皆、50Ω と 75Ω のバージョンがある古き BNC コネクタ、そして それらを接続するために用いられる 50Ω と 75Ω の同軸ケーブルは見慣れているが、 遥かに多くの種類のインピーダンスが管理されたコネクタやケーブルが入手可能である。 一般に、良い EMC のためには、伝送線路ごとに常に２本の導体があるようにするために、 同軸のケーブルやコネクタを避け、 その代わりにシールドされたツイスト・ペアのように 還流経路をそれ専用の導体として引くタイプのものを用いる。 Cat 5、5e、そして 6 のシールドなしツイスト・ペアは SI のために良いケーブルであるが、 それらのシールド付きのバージョンは EMC のために遥かに良い。
スイッチ・モード電力変換器やデジタル電子回路からのコモン・モード・ノイズによって、 今日では低周波アナログ信号でさえもそうなっているように、 その信号が RF の信号やノイズを運ぶ限りは、 シールド・ケーブルを用いる時、そのシールドは常にその両端で 360°終端されるべきである。 また、常にそうあるように、その環境に RF 電磁界があるならば、 両端での 360°終端を用いる。 勿論、低周波アナログ信号については、 良い EMC のためにケーブル・シールドを必要としないように、 製品からの入力と出力でしっかりとフィルタすることが可能である。
伝送線路が金属の (あるいはメタライズされた) エンクロージャ (あるいはシャーシ) を出る場合、 それらは PCB の 0V プレーンとエンクロージャやシャーシの金属部のあいだに 少なくとも１つの非常に短い電気的接続を持つべきである。 これは、EMC のための通常のグッド・プラクティスである [19]。 シールド・ケーブルのシールドが PCB の 0V プレーンに接続される場合、 そのシャーシに必要な 0V プレーン‐シャーシ接続を、 シャーシ取り付けコネクタやケーブル・グランドでの 360°電気的接続によって与えることができる。
製品ごとに単一の PCB とするという解決策の、EMC 以外の利点は、以下のものを含む：
コネクタやケーブルで接続された分離された PCB の代わりに、 フレクシ・リジッド PCB を用いることができる。 ベア・ボードのより高いコストのためにそれらの使用は往々にして考慮されさえしないが、 それらは製品の総生産コスト、そして保証コストを低減させられるかも知れないので、 これは近視眼的なものとなり得る。
伝送線路 (あるいは高速データや高周波の信号やノイズを運ぶその他の導体) が PCB を出る場合、それが他の PCB への短い距離だけのものであっても、 (上の章で述べたように) それが製品から出ているかのように扱う必要があるかも知れない。 これはシールドなしのエンクロージャに入れることを意図した製品において重要である。 リボン・ケーブルは、通常は、信号から高周波を、 そして高周波ノイズを除去するためにそれらの信号がフィルタされている場合にのみ、 シールドなし製品内のデータ通信に使用できる。
シリアル・データ・バスが PCB 間を接続する場合、 ツイスト・ペア、あるいはシールド・ケーブルを使用できる。 だが、製品内の多数の PCB 間に、 通常はリボン・ケーブルを用いて並列データ・バスを引くことが、 一部の分野での一般的なプラクティスとなっている。 信号が上に述べたようにフィルタされているとしても、 そのような設計の EMC は良いシールドなしでは非常に困難である。 そのような製品設計の SI と EMC は、それぞれの信号ピンや導体が その還流電流を運ぶピンや導体を隣接して持つことを確かとすることによって、 著しく向上させられる。 １つよりも多くの基準面が還流電流を運ぶ場合、 １つよりも多くの隣接したピンや導体が必要となるであろう。 リボン・ケーブル内で、最も外側の導体は、 常に信号ではなく 0V や電源であるべきである。
同じガイドが、PCB が互いに差し込まれるボード間コネクタに適用される。 Figure 6S は、それぞれの導体が伝送線路である並列データ・バス、 及びプラグ・インのボードやモジュールを用いた、 「バックプレーン・バス」システムの例を示す。 これは産業のある分野の製品では非常に普通のタイプであるが、 そのバスの最大データ・レートは コネクタとプラグ・イン・カード内のトレースによって作られる 「スタブ」の長さによって制限される。 短いスタブは線路上の一点の容量性負荷のように見えるが、 長いスタブは終端されていないならばそれ自身の反射を生じるであろうし、 それがメインの線路に接続される点は 線路の Z0 の半分のインピーダンスを持つであろう。
これに似たバックプレーン内の高速バスは、
50MHz のクロック速度までのデータを運ぶかも知れない。
設計者によっては、そのようなバスが 100MHz で動くように工夫しており、
英雄的な設計努力によって 200MHz さえもが達成されている。
並列バスを 200MHz やそれを超えるような高い速度で働かせるための問題が、
２点間シリアル・バスがポピュラーになりつつある理由である。
単一の 2.5Gb/s シリアル差動伝送線路は
100MHz クロックの 16ビット並列バスよりも多くのデータを運び、
その伝送線路の設計は遥かに、遥かに容易である。
Figure 6S は、スタブ長を最小限とするために、
データ・バッファをバックプーレン・コネクタの可能な限り近くに置くことが
いかに重要であるかも示す。
そのバックプレーン・コネクタは
線路のインピーダンスに整合するインピーダンスが管理されたタイプのものとなるであろうし、
高い速度が必要であればそれらは非常に短い信号経路を持たなければならない。
既に述べたように、コネクタはボード間を渡る信号に関係する基準プレーン全てについて
多数の接続を持たねばならない。
これらの基準プレーン接続はコネクタの全長にばらまかれていなければならない
―― そして、もしそのコネクタが非常に幅広である
(例えば、ある種のバックプレーン・コネクタは５列以上のピンを持つ) ならば、
それらはコネクタの幅にわたっても分布させられるべきである。
10MHz 程度以上では、トレースに関係するプレーン還流電流は、 基準プレーン、あるいは 逆向きの電流 (送出、あるいは還流) の経路に最も近いトレースの表面を流れるように、 「表皮効果」によって強制される。 トレースがレイヤを移る時、その表面 RF 還流電流は トレースの経路に沿うために単純にプレーンの厚みを通して流れることができない。 電気が金属板を通して片面からもう片面へ流れられないというのは 奇妙に見えるかも知れないが、これが高周波において生じることである。 (それは、金属の薄いシートを RF シールドのために使用できるようにするのと同一の効果である ―― 従って、それをプレーンの片面がその還流電流を もう一方の面からシールドしているものと考えることができる)。 この自己シールドは伝送線路に (そして高周波の信号やノイズを運ぶ任意のトレースに) 困難を引き起こす。
トレースが同一のプレーンの別の面に対して引かれる時、
その還流電流はそのトレースのためのビア・ホールによって作られる
プレーン内のアンチパッドの縁の周囲でプレーンの逆の面に流れなければならない。
これはその還流電流を穴の位置に集中させ、
インダクタンスを上げてその点の特性インピーダンスを変化させる。
トレースが同一の電位 (通常は 0V) の異なったプレーンに対して引かれるようになる時、 そのプレーン間静電容量は良好な接続を行なうためには不充分である ―― 従って、これらの２つのプレーンを相互に接続するために、 トレースのそれぞれの側に１つづつの２つのビア・ホールを追加すべきである。 これらのビア・ホールは、トレースの方向と直角に、またトレース・ビアから 2mm 以内で、 信号を運ぶビア・ホールと並んでいるべきである。 (これが可能でない場合、トレース・ビアの可能な限り近くに 少なくとも１つのプレーン間接続ビアがあることを確かとする。)
ビアを流れる還流経路電流に関係するインダクタンスは Z0 の局所的な値に影響し ([12] の「Via Inductances」、「Via Inductance II」を参照)、 これは信号 (あるいはノイズ) が 1ns 以下の立ち上がり／立ち下がり時間、 あるいは 300MHz 以上の周波数を持つ場合に重要となり得る。
だが、トレースが異なった電位の基準プレーンに対して引かれるようになる時、
トレースのレイヤ変更の非常に近く (すなわち、＜ 3mm) で、
その２つのプレーンのあいだにコンデンサを接続することが重要である。
トレースのそれぞれの側に１つの２つのコンデンサは、１つよりも良い。
その還流電流はコンデンサを通るので、
そのコンデンサの値と種類、そしてその自己共振周波数は、
スペクトラムの良く管理されている必要がある部分に適合するように選ばれねばならない。
300ps 以下の立ち上がり／立ち下がり時間 (あるいは 2GHz 以上の正弦波) の信号を運ぶ 伝送線路については、 信号とその還流電流がビアを通して運ばれる伝送線路の任意の部分において 所望の Z0 を維持することは困難となり得る。 だが、還流経路にコンデンサが用いられる場合、 正しい Z0 を維持することはほとんど不可能となろう。 そのような信号のためには、レイヤー変更が一切ないことが、 あるいは同一のプレーンの反対側の面へのレイヤー変更のみを許すようにすることが、 非常に重要となり得る。
基準プレーンの分割や縁の近くでレイヤーを変える時、 そのレイヤー変更はプレーンの最も近い縁から少なくとも 5mm、 望ましくはさらに離して位置すべきである。
PCB に１つよりも多くのプレーンがある場合、 それらのプレーンのあいだにはノイズ電圧がある。 ビア・ホールはプレーン間の電圧ノイズと強く結合する ―― 従って、ビア・ホールを通る信号は それらのプレーンのあいだにノイズを加える傾向がある。 また、プレーン間のノイズは、ビアを通る信号にノイズを結合させる傾向を持つ。 より高い周波数の信号やノイズはより強く結合するので、 これはより速い立ち上がり／立ち下がり時間、あるいはより高い周波数の信号やノイズで より問題となる。 これが、全てのクリティカルなトレースを同一のプレーンのいずれかの面を基準とする、 そして (さらに良いのは) その経路に沿ってレイヤーを変えないようにする、 もう１つの理由である。
PCB の内層を引かれるトレースについては、 外層に実装されたデバイスにトレースを接続しなければならないそれぞれの点で、 常にレイヤー変更 (あるいは、トレースの接続や「支流」があるであろう。 例えば 150ps よりも短いエッジの信号については、 そのレイヤー変更や「スタブ」によって引き起こされる不整合の対処は 顕著な問題となり得る (後述)。 これが、高データ・レート PCB 相互接続が、 伝統的な並列マルチ・ドロップ・バス・テクノロジー (例えば PCI) を捨て、 その代わりに２点間 LVDS シリアル・データ通信 (例えば PCI Express) を使うように なりつつある主な理由である。
これらの設計上の制約はプレーン・レイヤーの数の増加をもたらし得る ―― だが、そのシグナル・インテグリティ要求は、 設計者にレイヤーの数を増やす以外の選択肢を残さないかも知れない。 PCB レベルで充分な EMC を達成することは、PCB レイヤーの数の増加を、 従ってベア・ボードのコストの増加を必要とし、通常、 最良を期待して、機能上必要な最小限の数のレイヤーを使おうという誘惑がある。 だが、これは大抵は誤った経済学である ―― PCB 内のレイヤーの数を増やすことは 大抵は EMC に対処する最小コストで最も素早い方法である。
レイヤーを移る時、
トレースのそれぞれの部分で同一の Z0 を維持するために、
必要に応じてトレース幅を変えることを忘れないこと。
同一のトレースに沿ってストリップラインとマイクロストリップの部分の双方を用いる時には、
特別な注意が必要である (後述)。
もし基準プレーンを用いるタイプの伝送線路で 基準プレーンの分割やギャップを横切る以外の選択肢がない場合、 トレースのそれぞれの側の 3mm 以内で、 そのトレースの両側に「縫い合わせコンデンサ」を接続する。 コンデンサのインダクタンスを最小限とし (例えば、0201 のような非常に小さい表面実装型のものの使用によって)、 また分割のそれぞれの側のプレーンへの相互接続のインダクタンスを最小限とするように 注意を払うこと。
基準プレーン分割が 0V プレーンから電源プレーンへ変わるものである場合、 その縫い合わせコンデンサは実質的に電源デカップリング・システムの一部となり、 「バスコン」 ([16] を参照) と呼べるだろう ―― だが、これは、それらをトレースから離せることは意味しない。
上と同様、基準プレーンの分割を横切るために還流経路にコンデンサが用いられた場合、 正しい Z0 を維持することはほぼ不可能であろう。 従って、信号 (あるいはノイズ) がプレーン分割を横切らなければならない場合、 それらは非常に長い立ち上がり／立ち下がり時間を持つものであるか、 あるいは関係する最大の周波数が非常に高くはないものであるべきである。
上で述べたように、伝送線路を基準プレーンの縁やギャップの近くに引く時、 あるいは縁やギャップの近くでレイヤーを移動する時、 その経路、及び／もしくはレイヤー変更は、 その縁やギャップから少なくとも 5mm に (望ましくはさらに離れて) 位置すべきである。
トレースの鋭い角は、その角の周辺で、
トレースのある部分と他とのあいだの浮遊容量に伴うインピーダンス不連続を生じる。
トレースの 90°の角が、立ち上がり／立ち下がり時間が 10ps 以下である場合にのみ
SI に対する顕著な影響を持つことを示した研究がある。
だが、Intel と National Semiconductor は、
高速トレース内の角 (そしてビア) の数を最小限に保ち、また
(例えば) 90°の曲げを達成するために２つの 45°の曲げを用いて角を落とし、
あるいはその代わりに滑らかな曲線を用いることを推奨している。
だが、妥当な高周波 SI を達成するための PCB テクニックは、 PCB レベルで妥当な EMC を達成するために用いられる同一のテクニックほど 厳格なものではない。 従って、実際の立ち上がり時間が 1ns 以下となり得る場合には、 SI のために鋭い角を使用可能であるとしても、 EMC のためには角を落すか曲線とすることが最良である。
勿論、ビア・ホールもトレース内に２つの 90°の角を呈し、
これが、伝送線路、そして高速な信号やノイズを運ぶいかなるトレースも、
例えそれが PCB のレイヤーの数を増やすとしても、
理想的にはその全長に沿ってビアなしに引かれるべきかのもう１つの理由である。
このシリーズで幾度も述べられたように、
EMC の向上のためにベア・ボード PCB コストを上げることは、
ほとんど常に (IC 内のシリコン・ダイに適用されるものを除く)
他の EMC 手段よりも費用効果が良くて早い。
空洞を形成するプレーンが異なった電位を持つ場合、 それらはビアの代わりにデカップリング・コンデンサ (バスコン) で接続すべきである。 これらの問題はこのシリーズの第４部と第５部でより詳細に述べた。 プレーンをビアやバスコンで相互接続することは、 ストリップラインが用いられる場合には特に重要である。 ストリップラインについては、還流電流はトレースの上と下の双方のプレーンを流れるので、 これらの電流を λ/10 よりも小さい間隔で相互接続することが重要である。 だが、トレースの経路に沿ったビア・ホールやバスコンのその近さは 容量性負荷を加え、その Z0 や V に影響し得る。
例えば λ/4 スタブ共振について考えると、以下の長さのビア・スタブは 以下の周波数範囲で共振して信号を強く減衰させることが予期される：
上記の範囲 (特に、最大の減衰の周波数の近く) に
３次、あるいは５次の高調波を持つ信号については、その結果は、
波形の歪みとより閉じたアイ・パターン、言い替えると低下した SI となる。
同時に、それらの周波数範囲において生じる悪化した伝送線路整合と増加した反射によって、
エミッションは増大する。
従って、スルー・ホール・プレート (THP) PCB を用いる場合、 理想的にはそのスタブ長によって引き起こされる問題が 懸念されるよりも高い周波数で生じるように、 PCB 厚さを最小限とすることが最良である。 その代わりに、ビアの未使用の長さ (スタブ) を削減するために PCB をざぐることもできる。 これはコストを要する方法のように聞こえるが、 そもそも PCB に穴を開けるのに用いられているのと同じ機械を用いることができ、 Teradyne の技術者はベア・ボード・コストが約 7% 増加するものと推定した [22]。 彼らは、PCB 品質を損なわずにビアをざぐることができたことも見出した。
だが、マイクロ・ビア／HDI PCB テクノロジー (このシリーズの第７部を参照) は
信号がレイヤーを移るのに必要なだけのビア・ホールを用いるので、
THP テクノロジーのようなビア・スタブの問題に煩わされない [22]。
このプレーン鑚孔はプレーンによって与えられるシールドを減少させ、 クロストークを増加させて SI を悪化させる。 また、鑚孔されたプレーンは顕著に高いインダクタンスを持ち、 これはそのような領域の上を引かれるトレースの Z0 を上げ、 また立ち上がり／立ち下がり時間が充分に短い時には 結果的なインピーダンス不連続に伴う SI や EMC の問題も引き起こし得る [23]。 EMC の観点からは、鑚孔されたプレーンは ソリッドなプレーンのようには仮想プレーンとしては振る舞わず、 従ってエミッションは増大してイミュニティは悪化する。
この問題に対する最良の解決は、 マイクロビア／HDI PCB テクノロジーの使用である。 これはそれぞれのビアが PCB の全ての層を貫通することを必要とせず、 従って貫通されていない基準プレーンを享受することができる (このシリーズの第７部を参照)。 だが、THP テクノロジーを用いる時には、 ビア・フィールドにおける基準プレーン鑚孔の問題は設計で考慮されるべきである。 もし信号やノイズの立ち上がり／立ち下がり時間が 鑚孔された領域をそれが横切るのに要する時間の倍よりも充分に長いならば、 鑚孔の影響は「鈍らされ」て設計での対処は容易になる筈である。 だが、立ち上がり／立ち下がり時間が短いならば、最適な SI や EMC のためには、 おそらくはより詳細な設計分析や試作のボード・アセンブリにおける TDR 測定が必要となろう。
PCB 製造業者は、PCB の「積層」に、以下の種類の材料を用いる：
キャップ、コア、そしてプリプレグのために PCB 製造業者が入手できる絶縁体厚さは限られている ―― そして、これは所望の Z0 を達成するために設計者が使用できる トレース幅の範囲に制限を与える。 従って、彼らが低コストで作ることのできる 所望の Z0 を達成するであろうトレース寸法を設計するために、 PCB 設計者は常に PCB 製造業者と密に作業すべきである。
FR4 の誘電率 k は (周波数、温度、そして湿度と同様に) 樹脂の成分と厚みによって変化する。 それは高 k のガラス繊維と低 k のエポキシ樹脂の混合物であるので、 4.2 という通常の仮定は厚い材料に対してのみ正しい。 実際の PCB の積層の中で、それぞれのトレースや、 差動ペアのような同一のレイヤー内の近接したトレースのあいだに沿って、 樹脂が多い領域が見付かることがある。 その樹脂は 3.0 程度の k を持つので、 それらの樹脂の多い領域は Z0 を予想よりも低くする傾向がある。
PCB の積層を設計する時、 設計者は「プリプレグ」層の厚みとして切りの良い値を選ぶ傾向がある。 だが、キャップ、コア、そしてプリプレグの最終的な厚さ、 従って達成される実際の特性インピーダンスは、 PCB の構造、貼り合わせの圧力、貼り合わせに際しての加熱率、 そして (樹脂が絞り出されることを防ぐための) ボーダー・ダミングに依存する。 それは、関係するトレースの反対側の箔にエッチングされた銅のパターンにも関係する。
例えば、PCB が貼り合わされたがまだキュアされていない時、 その「コア」層は既にキュアされており、プリプレグ層はそうではない。 従って、コア上のエッチングされた銅の層はプリプレグ層に押し込まれ、 その材料を小量押し退けてその銅トレースの上の絶縁材の厚みを減少させる。 薄いプリプレグ層が用いられた時、その厚みの違いは Z0 に顕著な影響を持ち得る。 だが、銅の面積が大きくなるとこの影響は小さくなり、 互いに対向する２つの大きいプレーンについては、 最も薄いプリプレグにおいてもプリプレグの厚みの減少は無視できる。 この問題、そしてその他の類似のものは、 [24] の「Offset Stripline - Construction Matters」で述べられている。
これらの影響全てが、EMC を向上させるための非常に良いインピーダンス整合、
そしてそのシールドとフィルタを向上させることによって
製品コストの追加を避けるための必要に沿って考慮した時、
手での計算が不可能であり、「トレース・チューニング」のための
ボードの作り直しは時間を要し過ぎることに気付いた。
我々は、これらの問題を扱える PCB 設計ツールを使う必要があり、
Polar Instruments の SB200 スタックアップ・ツールや
SI8000 インピーダンス・ソルバのようなツール [24][25] は助けとなり得る。
以降の章で、ユニット生産コストと出荷までの時間の低減を助ける コンピュータ支援設計ツールの使用について議論する。 TDR もこれらの目的のための非常に有用なツールである (上述)。
より多くの PCB 製造業者が 伝送線路 PCB (「インピーダンス管理」PCB とも呼ばれる) に非常に習熟しつつあり、 彼らの一部は洗練されたシミュレータや測定器を備えている。 シミュレータは設計者が彼らが必要とすることを達成することを助け、 測定器具は要求されたものが実際に達成されたことを確認する。 これらの製造業者は、専門家のための良い「技術パートナー」となるのとともに、 未熟な伝送線路設計者の大きな助けとなり得る。
だが、一部の PCB 製造業者、
特に市場の低コストの端にある者はそれほど助けとならないかも知れず、かつ／もしくは
インピーダンス管理 PCB を確実に生産するための充分な備えがないかも知れない。
一部は、充分な情報を持たないかも知れない。
彼らの販売員は、彼らがあなたと共に働いて習熟曲線を容易に上ることができ、
それと同時に費用効果が良くて信頼できるインピーダンス管理 PCB を
時間通りに作れるであろうという印象を与えようとするかも知れない。
現代的なサブ・ミクロン・デバイスと伝送線路テクノロジーを用いた PCB を作るために
そのような企業を雇えると想像さえしないこと。
購買担当は自ずと可能な最も安い PCB 供給者を使うことを好む
―― プロジェクト管理者 (あるいは適切な権限を持つその他の誰か) は、
「いかなるコストを費しても金を節約する」ことを避けるために、
誰から購入しているのかに常に目を開いておくべきである。
マイクロストリップ・トレースのもう１つの課題は、 それらが通常はソルダー・レジスト層でコートされ、 そして時には水分の侵入を防ぐためにコンフォーマル・コートされることである。 時には、苛酷な環境における信頼性を向上させるために、 PCB はシリコーンやレジンに埋め込まれ、あるいは特殊なオイルで満たされた容器に封入される。 そのようなレイヤー、コーティング、あるいは埋め込みは 空気 (k = 1) とは大きく異なる k を持ち、 トレースの特性インピーダンスと整合の精度に顕著な影響を持ち得る (後述)。 時には PCB のソルダー・レジスト上に結露の水滴、あるいは水膜さえも生じることがあり、 水の k は 80 であるので、 これはマイクロストリップ・トレースの Z0 と V に 極めて著しい影響を持ち得る。 その経路の一部がストリップラインとなり、一部がマイクロストリップとなるように トレースがレイヤーを移る場合、これらの異なった部分は異なった速度係数を持ち、 異なった値の k を見るであろう。 そのような混成型ストリップラインに対処するように注意が払われていない限り、 スキューと不整合によって SI と EMC は悪化し得る。
[2] "Design Techniques for EMC" (in six parts), Keith Armstrong, http://www.compliance-club.com/keith_armstrong.asp
[3] "PCB Design Techniques for Lowest-Cost EMC Compliance: Part 1", M K Armstrong, IEE Electronics and Communication Engineering Journal, Vol. 11 No. 4 August 1999, pages 185-194
[4] "PCB Design Techniques for Lowest-Cost EMC Compliance: Part 2", M K Armstrong, IEE Electronics and Communication Engineering Journal, Vol. 11 No. 5 October 1999, pages 219-226
[5] "EMC and Electrical Safety Design Manuals", a set of four volumes edited by Keith Armstrong and published by York EMC Services Ltd., 2002, ISBN 1-902009-07-X, sales@yorkemc.co.uk, phone: +44 (0)1904 434 440.
Volume 1 - What is EMC? ISBN 1-902009-05-3
Volume 2 - EMC Design Techniques - Part 1 ISBN 1-902009-06-1
Volume 3 - EMC Design Techniques - Part 2 ISBN 1-902009-07-X
Volume 4 - Safety of Electrical Equipment ISBN 1-902009-08-8
[6] "Advanced PCB Design and Layout for EMC - Part 1: Saving Time and Cost Overall", Keith Armstrong, EMC & Compliance Journal, March 2004, pp 31-40, http://www.compliance-club.com/keith_armstrong.asp
[7] "EMC and Signal Integrity", Keith Armstrong, Compliance Engineering, March/April 1999, http://www.ce-mag.com/archive/1999/marchapril/armstrong.html
[8] "Advanced PCB Design and Layout for EMC - Part 2: Segregation and interface suppression", Keith Armstrong, EMC & Compliance Journal, May 2004, pp32-42, http://www.compliance-club.com/keith_armstrong.asp
[9] "Signal Integrity Considerations for High Speed Data Transmission in a Printed Circuit Board System", Tom Cohen, Gautam Patel and Katie Rothstein, IMAP Symposium 1998, http://www.teradyne.com/prods/tcs/resource_center/whitepapers.html
[10] "Measurements for Signal Integrity", Vittorio Ricchiuti, 2004 IEEE International EMC Symposium, Santa Clara, August 9-13 2004, ISBN 0-7803-8443-1.
[11] "Gigabit Backplane Design, Simulation and Measurement - the Unabridged Story", Dr Edward Sayre et al, DesignCon2001, available along with many other relevant papers from: http://www.national.com/appinfo/lvds/archives.html
[12] Howard Johnson's list of downloadable articles: http://www.sigcon.com/pubsAlpha.htm
[13] "Transmission Line Effects in PCB Applications", Freescale (previously Motorola) application note AN1051, includes a number of other useful references, go to http://www.freescale.com and search for AN1051 or direct to: http://www.freescale.com/files/microcontrollers/doc/app_note/AN1051.pdf.
Another useful introduction to transmission lines is "System Design Considerations When Using Cypress CMOS Circuits" from Cypress Semiconductor Corporation, Cypress Semiconductor Corporation application note, http://www.cypress.com.
[14] Polar Instruments, http://www.polarinstruments.com/support/cits/cits_index.html
[15] "Printed Circuit Board (PCB) Test Methodology", Revision 1.6 January 2000, Intel Corporation, www.intel.com/design/chipsets/applnots/29817901.pdf
[16] "Advanced PCB Design and Layout for EMC - Part 5: Decoupling, Including Buried Capacitance Technology", Keith Armstrong, EMC & Compliance Journal, July 2004, pp 34- 43, http://www.compliance-club.com/keith_armstrong.asp
[17] "Termination Techniques for High-Speed Busses", California Micro Devices Application Note: AP204, http://www.calmicro.com
[18] "EMC Testing - Part 1 Radiated Emissions", Tim Williams and Keith Armstrong, EMC & Compliance Journal, February 2001, pp 27-39, http://www.compliance-club.com/keith_armstrong.asp
[19] "Advanced PCB Design and Layout for EMC - Part 3: PCB-to-Chassis Bonding", Keith Armstrong, EMC & Compliance Journal, July 2004, pp 34- 43, http://www.compliance-club.com/keith_armstrong.asp
[20] "Advanced PCB Design and Layout for EMC - Part 4: Reference Planes for 0V and Power", Keith Armstrong, EMC & Compliance Journal, July 2004, pp 34- 43, http://www.compliance-club.com/keith_armstrong.asp
[21] "Effects of Open Stubs Associated with Plated Through-Hole Vias in Backpanel Designs", Shaowei Deng et al, IEEE International EMC Symposium, Santa Clara, August 2004, ISBN 0-7803-8443-1, pp 10[29]-1022.
[22] "Practical Guidelines for the Implementation of Back Drilling Plated Through Hole Vias in Multi-Gigabit Board Applications", Tom Cohen, DesignCon 03, January 2003, http://www.teradyne.com/prods/tcs/resource_center/whitepapers.html
[23] "High Speed Board and Interconnect Considerations", Tom Cohen and Gautam Patel, DesignCon 98, January 1998, http://www.teradyne.com/prods/tcs/resource_center/whitepapers.html
[24] Polar Instruments guidance on stack-up and transmission lines: http://www.polarinstruments.com/support/stackup/stackup_index.html
[25] "Specifying Controlled Impedance and Communicating Stack-Ups", Happy Holden, CircuiTree magazine (http://www.circuitree.com), www.polarinstruments.com/support/stackup/stackup_index.html
[26] "PCI Express Verification", Randy Weber, Printed Circuit Design & Manufacture, October 2004, pp 32-35, http://pcdandm.com/pcdmag/mag/past_index.shtml
[27] "Routing Differential Pairs", Denis Nagle, Printed Circuit Design & Manufacture, August 2003, pp 28-30, http://pcdandm.com/pcdmag/mag/past_index.shtml
[28] "Differential Signals Routing Requirements", Dr Abe Riazi, Printed Circuit Design & Manufacture, February 2004, http://pcdandm.com/pcdmag/mag/past_index.shtml
[29] "Avoiding Differential Pair Routing Violations", Dr Abe Riazi, Printed Circuit Design & Manufacture, August 2004, pp 26-29, http://pcdandm.com/pcdmag/mag/past_index.shtml
[30] "Registration Techniques for Advanced Technology PCBs. Or, so you think you can really do two-track routing?)", Michael Barbetta and Joe Dickson, Printed Circuit Design & Manufacture, December 2004, pp 38-42, http://pcdandm.com/pcdmag/mag/past_index.shtml
[31] John Lord, private communication, July 2002
[32] "Woven Glass Reinforcement Patterns", Gary Brist, Bryce Horine and Gary Long, Printed Circuit Design & Manufacture, November 2004, pp 28-33, http://pcdandm.com/pcdmag/mag/past_index.shtml
[33] "The Impact of PCB Laminate Weave on the Electrical Performance of Differential Signaling at Multi-Gigabit Data Rates", Scott McMorrow and Chris Heard, DesignCon 05, January 2005, http://www.teradyne.com/prods/tcs/resource_center/whitepapers.html
[34] "Robust Electronic Design Reference Book, Volume 1", John R Barnes, Kluwer Academic Publishers 2004, ISBN: 1-4020-7737-8.
[35] "Still Good Bang for the Buck", Eric Bogatin, Printed Circuit Design & Manufacture, February 2005, page 54, http://pcdandm.com/pcdmag/mag/past_index.shtml
[36] "Micro-Machining of Trenches to Form Shielded Transmission Lines", Joan Tourne, Printed Circuit Design & Manufacture, April 2004, pp 34-37, http://pcdandm.com/pcdmag/mag/past_index.shtml
[37] "Schwarz-Christoffel Modelling of Shielded Tracks on a PCB", A Kapora and APJ van Duerson, Euro-EMC 04 Symposium, Eindhoven, Sep 6-10 2004, ISBN: 90-6144-990-1, pp 434-437
[38] Many very relevant articles by Eric Bogatin of Giga-Test Labs at http://www.gigatest.com and/or at http://www.bogent.com. His "No Myths Allowed" series are especially practical and easy to understand.
[39] "Layout and Termination Techniques for Cypress Clock Generators", April 4, 1996 - Revised July 24, 1997, Cypress Semiconductor Corporation application note, http://www.cypress.com
[40] "EMI Stream", ScanCAD International, http://www.scancad.com/emi.html
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Xilinx `Signal Integrity Central':
http://www.xilinx.com, then click: `Products & Services' - `Design Resources'
- `Signal Integrity', or go direct to:
http://www.xilinx.com/products/design_resources/signal_integrity/index.htm.
Also, the Xilinx Xcell on-line journal often carries relevant articles:
http://www.xilinx.com/publications/xcellonline/index.htm.
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or go to: http://www.calmicro.com then click on `Applications'
then click on `App Notes/Briefs'
Mentor Graphics: http://www.mentor.com, click on `Technical Publications' UltraCAD: http://www.ultracad.com
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IBM: http://www-03.ibm.com/chips/products or http://www-3.ibm.com/chips/techlib/techlib.nsf
Note: On the Intel and IBM sites, to find application notes you must first choose a type of device.
Rambus: http://www.rambus.com/developer/developer_home.html
Cypress Semiconductor Corporation, many useful application notes at: http://www.cypress.com
IEEE Transactions (www.ieee.org) on:
- Electromagnetic Compatibility
- Advanced Packaging
- Components, Packaging and Manufacturing Technology
- Microwave Theory and Technology
IEEE (www.ieee.org) Conferences and Symposia on:
- Electromagnetic Compatibility
- Electrical Performance of Electrical Packaging
Printed Circuit Design magazine http://www.pcdandm.com/pcdmag/
CircuiTree magazine: http://www.circuitree.com
IMAP Symposia
DesignCon Symposia
http://www.amanogawa.com, click on `Transmission Lines', then `Java Applets'
http://www.mwoffice.com/products/txline.html
http://www.ultracad.com/calc.htm
IPC-2141 and IPC-2251 from http://www.ipc.org
I would like to reference all of the academic studies that back-up the practical techniques described in this series, but the reference list would take longer to write than the series! But I must mention the papers presented at the annual IEEE International EMC Symposia organised by the IEEE's EMC Society (http://www.ewh.ieee.org/soc/emcs), especially the dozens of wonderful papers by Todd Hubing's staff and students at the University of Missoura-Rolla EMC Lab (http://www.emclab.umr.edu), and papers by Bruce Archambeault of IBM and the EMC experts at Sun Microsystems.
Many other contributors to the IEEE EMC Symposia, and other conferences and symposia and private correspondence are far too numerous to be named here, but the following stand out: Tim Williams of Elmac Services, http://www.elmac.co.uk; Mark Montrose of Montrose Compliance Services, http://www.montrosecompliance.com; John Howard, http://www.emcguru.com; Tim Jarvis of RadioCAD, http://www.radiocad.com; Eric Bogatin of Giga-Test Labs, http://www.gigatest.com; Howard Johnson of Signal Consulting, Inc., http://www.sigcon.com; and dozens of application notes from National Semiconductor; Rambus Corp.; California Micro Devices; Intel; IBM; Cypress Semiconductor; Xilinx; Sun; Motorola; AVX; X2Y Attenuators; Giga-Test Labs; Ansoft and Flomerics. I apologise to the very many excellent people and companies that I have had to leave out of this list.
これは、Keith Armstrong 氏が EMC+Compliance Journal 上で発表した文書を、 その許諾を得て T. Sato が翻訳したものです。 この翻訳については、原著者らはいかなる責任も持ちません。 これについての意見、質問などは VEF00200@nifty.com (T.Sato) 宛にお送り下さい。
Last update: 2006-01-04