整合伝送線路は、その信号源から負荷まで一定の「特性インピーダンス」
――Z0 と呼ぶ―― を維持し、
そしてその信号源、及び／もしくは負荷端が
Z0 と等しい値を持つ抵抗で終端 (整合) された導体である。
単にトレースのジオメトリを管理することによって
PCB 上で 30以上の異なった種類の伝送線路を容易に作ることができ、
そのいくつかを Figure 6A に示す。
[ Home > 電気製品の EMC／安全適合性 > EMC のための高度な PCB 設計とレイアウト ]
翻訳: T. Sato
これらの PCB テクニックは、以下のことが望ましい場合に有用である：
このシリーズでカバーするトピックは：
同じ著者による 1999年 の EMC & Compliance Journal の以前のシリーズ、 「Design Techniques for EMC」[1] は PCB の設計とレイアウトに関する章 (「Part 5 - PCB Design and Layout」, October 1999, page 5〜17) を含んでいたが、 EMC のための最も基本的な PCB テクニック ――それらがどれだけ単純であるかとは無関係に、全ての PCB が従うべきもの―― をカバーしただけである。 このシリーズはウェブ上に掲載され、 このウェブ版はこれまでのあいだに著しく改善された [2]。 この著者による他の記事 (例えば [3] や [4]、そして [5] の Volume 3) も EMC のための基本的な PCB テクニックを扱っている。
上述の記事と同様、このシリーズはこれらのテクニックがなぜ働くかには煩わされず、 単にそれらのテクニックとそれらがどのような時に適当であるかを述べるであろう。 だが、これらのテクニックは世界中の様々な設計者によって実際上良く証明されており、 それらが働く理由は学界では理解されているので、信頼して使用することができる。 このシリーズで述べられるそれほど証明されていないテクニックは少数であり、 これはそれが適当であれば明記されるであろう。
整合伝送線路は、その信号源から負荷まで一定の「特性インピーダンス」
――Z0 と呼ぶ―― を維持し、
そしてその信号源、及び／もしくは負荷端が
Z0 と等しい値を持つ抵抗で終端 (整合) された導体である。
単にトレースのジオメトリを管理することによって
PCB 上で 30以上の異なった種類の伝送線路を容易に作ることができ、
そのいくつかを Figure 6A に示す。
PCB 伝送線路は、「インピーダンスが管理された」コネクタやケーブルを用いて、 PCB 外に、あるいは PCB 間に、容易に拡張できる。 インピーダンスが管理されたコネクタやケーブルは、 50Ω、75Ω、100Ω、そしてその他の特性インピーダンスの標準製品として入手できる。 我々のほとんどにとって、50Ω や 75Ω の BNC やそれと対応する 50Ω や 75Ω のケーブル、 あるいは様々な安価なデーター・バスで用いられている 100Ω シールドなしツイスト・ペア・ケーブルは非常に馴染み深い。
組み立てられたボードが正しく機能するようにシグナル・インテグリティ (SI) を達成するために、 PCB 設計で伝送線路テクニックを用いることができる。 それらは、製品の生産コストの低減を助けながら PCB の EMC を向上させるためにも使用できる。
PCB の EMC 性能を向上させることは、次に高い組み立て段階 ――同一の EMC 性能を達成するためのコストが典型的には 10倍高くなる―― におけるシールドやフィルタの必要性を軽減するので、製品生産コストは低下する。 PCB 自身で良い EMC 性能を達成することに関係する財務上や商業上の利点は [6] でやや詳しく議論したので、ここでは繰り返さない。
PCB での伝送線路テクニックの使用に関する相当の情報を、 教科書、記事、論文、そしてプレゼンテーションで入手できる ―― だが、それらのほとんどは、 EMC ではなく、シグナル・インテグリティ (SI) に関するものである。 また、伝送線路設計を助けるコンピュータ支援ツールのほとんども、 EMC ではなく SI に関係するものである。
だが、[7] で述べた理由から、 高速ないし高周波の SI 問題は単に EMC の部分集合であるので、 SI の情報全ては EMC のために有用である。 PCB を良い EMC のために設計することは自ずと優れた SI を達成するので、 我々はこれを反転させて、SI のための設計テクニックやツールを用い、 だがより厳しい SI 規定を設定することができる。 例えば： SI の理由のために (例えば) 30% の信号オーバーシュートを受け入れられるとして、 最大のオーバーシュートが例えば 10% であることを確かとすることによって PCB アセンブリのレベルでより良い EMC を達成できるであろう。 10% よりも小さいオーバーシュートはさらに良い EMC を達成するであろうが、 3% よりも下では、より低い規定に価値があるかどうかを言うことは難しくなる。
良い EMC 設計に常に関係するとは限らない唯一の高周波 SI 問題は、 PCB の同一の領域内のトレースやデバイスのあいだのクロストークである。 だが、[8] で述べられた分離テクニックは PCB の異なった領域 (ゾーン) 間のクロストークを低減し、 従って SI に寄与するであろう。
この記事で述べられる設計テクニックのいくつか (例えば、PCB のレイヤの変更に関する) は、それが整合伝送線路でないとしても、いかなるトレースの EMC の改善にも使用できる。
伝送線路設計に関係する相当量の数学や理論があり、 伝送線路の設計は往々にして 結果的な設計が SI のために理想的ではないかも知れないような形で 現実の制約に従って行なわれる。 それらは良い教科書や該当する規格 (最後のリスト、及び [12] を参照) で全く充分にカバーされているので、 SI の問題 (クロストークを含む) はここでは詳細に述べない。
伝送線路の EMC の側面の通常の議論はそのエミッションに焦点を合わせるが、
所望の信号の一部を電磁エミッションとして逃げられるようにするいかなるものも
「偶発的アンテナ」となることを理解することが重要である
―― そして、これらのアンテナはその環境の電磁界を拾い上げ、
その回路内のノイズ信号に変換し、イミュニティ問題を引き起こしもするであろう。
通常はここで「相反の原理」が持ち出される
―― だが、理論を持ち出さなくても、単に、
その所望の信号に関係する周波数で過剰なエミッションを持つ任意の回路は
その周波数における外部電磁界に敏感となる傾向を持つであろうということに
気付くことができる。
従って、慎重な PCB レイアウトによってエミッションを低減することで、
イミュニティも向上させ、
フィルタとシールドによって必要とされる空間と費用を低減できる。
現実世界の全ての導体は、単位長さ当たりの インダクタンス L と静電容量 C を持つ。 これらのパラメータは、導体の形状と その還流電流を運ぶ導体に対するそのジオメトリーに依存する。 これらは導体に関係する材料 (典型的な PCB トレースの場合、銅、錫／鉛合金、FR4、ソルダー・レジスト、及び空気) の比透磁率 μR と εR、 そしてその他の導体や絶縁材の近さにも依存する。 PCB 設計において、εR の表現は通常は k で置き換えられる ―― 従って、これが PCB 基板材料を参照する際にこの記事の残りで用いるものである。
導体の単位長さ当たりの L と C は、 電気信号とそれが運ぶノイズに２つの影響を持つ：
上記のパラメータ L と C は「単位長さ当たり」であること、 そしてその単位長さは EMC に関係する最大の周波数における波長 (λ) よりも 大幅に小さくなければならないことを憶えておくことが重要である。 デジタル設計のためには、通常はその代わりに、 tr を信号の実際の立ち上がり時間 (その方が短いならば実際の立ち下がり時間 tf を用いる) として、 V と Z0 の分析に用いられる単位長さは、 V π tr よりも非常に小さくなければならないと言った方が有意義である。
通常の PCB トレースは、その経路に沿った部分ごとに、 そしてある部分内でさえも、異なる L と C の値を持つ。 従って、その V と Z0 はトレースの経路に沿って変化する。 V の変動はスキュー問題を引き起こし、 差動信号からのエミッションを増加させ得る (後述)。 伝送線路として用いられるトレースは その始点から終点まで一定の Z0 を維持しなければならず、 単にトレースのジオメトリを管理することによって PCB 上で 30以上の異なった種類の伝送線路を容易に作れる (Figure 6A を参照)。
全ての個別部品はインダクタンスと静電容量を持ち、 これらがトレースに接続される時、 それらはその点でその V と Z0 を変化させる。 従って、整合伝送線路を設計する時、回路の詳細も重要である。
反射係数は、+1 から -1 のあいだの任意の値を取り得る。 Z1 が Z0 よりも大きい時、反射係数は正の値を持ち、 これは、線路のその場所で、 信号の反射した伝搬が元の信号レベルに加わることを意味する。 従って、+0.5 の反射係数のインピーダンス不連続に入射する 2V の電圧ステップは、 信号の以前の経路に沿って逆行する 3V のステップ・アップを生じるであろう。
Z1 が Z0 よりも小さい時、反射係数は負の値を持ち、 これは、線路のその場所で、 信号の反射した伝搬が元の信号レベルから差し引かれることを意味する。 従って、-0.5 の反射係数のインピーダンス不連続に入社する 2V の電圧ステップは、 信号の以前の経路に沿って逆行する 1V のステップ・ダウンを生じるであろう。
線路終端抵抗の場合、トレースの駆動端における反射係数を見出すためには、 上の式の Z1 を 信号源におけるインピーダンス、ZS で置き換える。 そして、トレースのもう一方の端 (レシーバ) については、 トレースの負荷端における反射係数を見出すために、 上の式の Z1 を 負荷 (レシーバ) のインピーダンス、ZL で置き換える。
PCB トレースが整合伝送線路として意図的に設計されていない場合、
反射は多くの箇所 ――その片端か両端、そしてその経路に沿って―― で起こり得る。
反射した信号やノイズは、最終的に安定状態に落ち着くまで、
トレースに沿って (あるいはその一部を) 何度も後向きや前向きに流れる。
この影響は、非常に高速なオシロスコープ、
あるいは非常に長いトレースを用いれば、容易に見ることができる。
Figure 6B は、トレースがその全長に沿って一定の特性インピーダンスを持つが、
そのいずれかの端が整合した値の抵抗で正しく終端されていない場合の、２つの例を示す。
明らかに Figure 6B の上のもののような波形は論理閾値を２回横切る可能性があり、 これはデジタル回路の誤動作をもたらし得る。 これを避けることは、SI 設計の主要なゴールの１つである。
Figure 6B はトレースの端で見られる波形を示すことに注意されたい。
トレースに沿って、その２つの端のあいだに置かれたデバイスは、
異なった波形を経験するであろう。
Figure 6B を描くために用いた「規則」は、
[13] や様々な教科書、規格、そして最後に列挙したその他の資料で与えられ、
それらはトレースに沿った任意の点の波形を定めるために適用することもできる。
|
|
実際のトレースの偶発的アンテナとしての効率、そして実際の駆動や負荷の波形は、 Figures 6C や 6D の理想化されたスケッチと全く同一ではないであろう。 これらのスケッチは、単に整合伝送線路設計を無視することが いかにして過剰なエミッションをもたらし得るかを伝えようとする。 だが、いかに多くのクロック波形が Figure 6D の赤の曲線に極めて良く似たものとなってしまうかは、驚くべきことである。
トレースが偶発的アンテナとして振る舞う時、
これはその望まないエミッションのために悪いだけでなく、
それはその環境からより効率的に電磁界をピックアップして
トレース内の伝導性ノイズへ変換することからイミュニティのためにも悪い。
ある伝送線路から異なった特性インピーダンスを持つ別のものへ 信号を伝える必要がある場合、 これは著しいインピーダンス不連続を生じない インピーダンス整合トランスを用いて達成できる。 そのようなトランスの周波数応答は３ディケートをカバーすることができるが、 直流まで拡大することはできないので、 全ての用途に適切というわけではない。
この問題のシミュレートと視覚化、そして実際の PCB が正しく設計されたどうかを調査し、 あるいは誤りを追跡するための重要なツールの１つは、 時間領域反射測定法 (TDR) である。 信号はシミュレートされた、あるいは実際の PCB 構造に入力され、 反射のタイミングと振幅がシミュレート、あるいは測定され、 その結果が分析されて時間対インピーダンスのグラフとして表示される [10][11]。 TDR グラフの有用性は、 それらがトレースに沿ったどの箇所でインピーダンス問題が起きており、 その問題がどの程度深刻であるかを、設計者に示すことである。 Figure 6E は、[9] の Fig 4 から派生した、 ３つの異なった立ち上がり／立ち下がり時間で測定された TDR 測定の例を示す。
Figure 6E は、1ns の立ち上がり／立ち下がり時間のデジタル信号が
PCB トレースの平均インピーダンスをどのように見るかを示す。
その特性インピーダンスに対するコネクタやビア・ホールの影響は、
その遅い立ち上がり／立ち下がり時間によって「スムージング」されている。
だが、300ps や 150ps の立ち上がり／立ち下がり時間の TDR 曲線が示すように、
信号の立ち上がり／立ち下がり時間が減少すると、コネクタ、ビア・ホール、
そしてその他の細部に伴うインピーダンス不連続の影響はより明白になる。
2.5Gb/s のシリアル・データは、1.25GHz の基本周波数を用いるために ノン・リターン・トゥー・ゼロ (NRZ) 符号化を用い、 適度に開いた「アイ・パターン」を達成するために 200ps 以下の最大立ち上がり (立ち下がり) 時間を必要とする。 今後数年のあいだにシリアル・データ・レートを 5GHz や 10GHz に上げるという考えがあるので、 明らかに 150ps 以下の立ち上がり／立ち下がり時間での伝送線路整合の維持に配慮する必要がある ―― 従って、コネクタやビア・ホールが顕著な問題を示すようになる。 この問題のいくつかに対処するためのテクニックは、以下で述べる。
Figure 6E の 150ps の曲線において、 インピーダンス整合したコネクタの位置に対応する TDR 形状は そのインピーダンスが 60Ω 前後であることを示し、 その曲線の丸い頭部は より短い立ち上がり／立ち下がり時間の信号が代わりに用いられたとしても このインピーダンスがそれほど変わらないであろうことを示唆する。 60Ω は 50Ω 伝送線路に対する完全な整合ではなく、+0.09 の反射係数を生じるが、 それはその信号ケーブルを PCB に接続しているコネクタよりも遥かに良い。
だが、ビア・ホールに対応する TDR 形状は、
150ps の立ち上がり／立ち下がり時間においてさえもかなり鋭い。
この信号がその実際のインピーダンスが
もはやその立ち上がり時間によって「スムージング」されていないことを暗示する、
平らになった、あるいは丸い頭部をその曲線に示させるためには、ビア・ホールは短か過ぎる。
従って、このビア・ホールについては、
150ps よりも短い立ち上がり／立ち下がり時間の信号は、
さらに低いインピーダンス、より高い反射係数、
そして悪化した SI と EMC を経験するであろうと予期すべきである。
tp ≧ tr / 2 の場合、通常は、 波形の歪みやアイ・パターンの潰れが SI のために許容できるようにするために、 伝送線路テクニックが必要であると見倣される。 だが、技術者によってはもう少し慎重であり、 tp が tr / 3 を超える場合、 あるいはそれよりも短い場合であっても、 SI のために伝送線路テクニックを用いることを好む。
これらの粗いガイドの目的は、不整合のトレースに伴う最初の反射が、 それが (望ましくは) 立ち上がりエッジによってマスクされて受信側に問題を生じないであろう、 信号の立ち上がり (立ち下がり) 時間のあいだに生じることを確かとすることである。 もしそのトレースが最初の反射が論理遷移が完了した後に生じるほど長いならば、 その結果は容易にダブル・クロッキングやその他のデジタル的な誤動作となり得るので、 整合伝送線路テクニックの使用が必要となる。 著しいオーバーシュートやリンギングは依然として生じ得るので、 これらのガイドはある種のデバイスの SI のためにはまだ充分に良くないかも知れず、 それらは製品設計における最良の費用効果のために往々にして必要となるように EMC を制御しない。 上のガイドよりも厳しい要求がないかどうかを見るために、 デバイスのアプリケーション・ノート全てを常に慎重に読むこと。
トレースの長さが lt、 トレースに沿った伝搬速度が V であるならば、 トレースの tp は tp = lt / V によって与えられる。 従って、上のガイダンスは、次のように言い替えられる： SI のためには、lt ≧ V tr / 2 であるならば、 伝送線路テクニックが必要である。
例えば、k = 4.2 の FR4 PCB 内のストリップラインは 6.8ps/mm のベア・ボード V を持つ (次の章を参照) ので、 受け入れられる SI のためには、 2ns の立ち上がり／立ち下がり時間 (データ・シートの規定ではなく実際の値 ―― 後述) は、 147mm (より慎重なアプローチのためには 98mm) よりも長いいかなるトレースについても 整合伝送線路を必要とするであろう。
我々は皆、時間を節約するために単純な式を好むが、 上のガイドが実際には非常に粗いものであることに気付くことが重要である。 論理閾値、アイ・パターン、そして EMC についてのそれらの仮定は、 他の種類のデバイスについては真ではないかも知れない。 そして、それらは、ビアやデバイスの容量性負荷 (後述) や ビア・ホールや不完全なプレーンによって引き起こされる還流経路インダクタンス (これも後述) の V や Z0 に対する影響を考慮していない。
これらの複雑な問題を考慮する技術者は、 単に上述の粗いガイドに従う者よりも短い時間で良い設計を達成できる。 実際、良い SI のためには、 tp が tr / 3 と tr / 10 のあいだの値を超える時、 最終設計は伝送線路テクニックの使用を必要とするかも知れない。
Figure 6F i) は、これらの様々なガイドを
トレース長に対する立ち上がり／立ち下がり時間に対するグラフ上に示す。
Figure 6C から、生の FR4 PCB 上の単なるトレースが 関係する最大の周波数の波長の約 1/40 を超える長さを持つ時、 約 -20dB の「偶発的アンテナ効率」を持つことを見ることができる。 トレースがこれよりも効率的なアンテナとなることを防ぐための、 tp ≧ tr / 2 の粗いガイドに等価なものは、 良い EMC のために整合伝送線路テクニックを使用せずに トレースをどこまで長くできるかを判断するために、 tp ≧ tr / 8 を用いるべきであるというものである。 周波数軸上 (次の章を参照) では、f を関係する最大の周波数として、 これを tp ≧ 1 / (8 π f) と書き換えることができる。
勿論、より短いトレースのために伝送線路テクニックを使用することは、 EMC をさらに改善する筈である。 「より慎重に」アプローチの EMC の等価なものは、 tp が tr / 12 を超える時に、 伝送線路テクニックを使用することである。 上で SI について用いられた例を続けると、良い EMC のためには、 トレース長が 37mm (あるいは、「より慎重に」アプローチを用いる場合は 25mm) を超える時には整合伝送線路を用いるべきである。
だが、上の EMC ガイドは粗い仮定に基づいており、良い EMC は、
tp が tr / 12 から tr / 40
のあいだの値を超えた時でさえも整合伝送線路の使用を必要とすることになるかも知れない。
Figure 6F ii) は、これらの様々なガイドを
トレース長に対する立ち上がり／立ち下がり時間のグラフの上に示す。
上のガイドの不確実さを避けるために、シミュレーション・テクニックが推奨される。 良い SI のためには、 ベア・ボードで tp ≧ tr / 10、 あるいは tp ≧ 1 / (10 π f) となる全てのトレースについて、 最終設計 (最終的な PCB レイアウトの完全な詳細に加え、デバイスの負荷全て) をシミュレートすべきである。
良い EMC のためには、 少なくとも「攻撃的」あるいは「敏感」な信号 (後述) を運ぶトレース全てについて、 ベア・ボードで tp ≧ tr / 40、 あるいは tp ≧ 1 / (40 π f) となる全てのトレースについて、 最終設計 (最終的な PCB レイアウトの完全な詳細に加え、デバイスの負荷全て) をシミュレートすべきである。
シミュレーションは益々手頃なものとなっている ―― そして、現代的な PCB のレイアウトで益々必要となっている (シミュレーションに関する章は、この記事の後の方に含める)。 シミュレーションが使用できず、それでも良い線路整合が必要な場合、後で示す参考資料は、 ビア、スタブ、負荷容量、そして不完全な還流電流経路を考慮に入れられるようにするための いくつかの単純な公式を与える。 これらの計算はシミュレーションほど正確ではないので、 その結果に少なくとも 25% の「工学的余裕」を加える。
従って、Z0 をより正確に整合させ、 伝送線路の全長に沿って維持することが、さらに重要となっている。 ビア・ホールでさえも重要となる。 Z0 をトレースに沿ったミリメートルごとについて 狭い許容差内に維持するために、 マイクロ波設計テクニック (例えば、所定の長さの「スタブ」の追加) が必要となりつつある。
データ・シートの立ち上がり／立ち下がり時間の規定 (それが存在する場合) は、 ほとんど常に関係する温度範囲での最大値に過ぎない ―― だが、実際の立ち上がり／立ち下がり時間は (ほとんど) 常にデータ・シートの規定よりも短く、 往々にして規定された最大値の半分や４分の１である。
さらに、古いデバイスは、それをより小さいシリコン・プロセスに入れるために、 １、２回のダイ・シュリンクを経ているかも知れない ―― もしそうであれば、その立ち上がり／立ち下がり時間は そのデータ・シートの規定よりも大幅に短くなるであろう。 その例は、そのデータ・シートが 1985年にそうであったものと同一の 立ち上がり／立ち下がり時間を依然として示している、 HCMOS と「F」シリーズ TTL の「グルー・ロジック」デバイスを含む。 だが、それらの IC の現在供給されているもので用いられている 実際のシリコン加工寸法は 1985年よりも 10倍小さい可能性があり、 それらの立ち上がり／立ち下がり時間はそれらのデータ・シートの最大値よりも 少なくとも 10倍短くなり得る。 HCMOS IC は 5ns 以下の立ち上がり／立ち下がり時間を持つと規定されている ―― だが、執筆の時点での経験は それらが 900MHz までで著しいエミッションを生じ得ることを示し、 それらの実際の立ち上がり／立ち下がり時間が 300ps 程度まで短くなっているかも知れないことを暗示する。
もう１つの問題 ――上で簡単に述べられ、後でより詳細にカバーする―― は、 例えばそれに沿って複数のデバイスを接続することによるトレースの容量性負荷が、 V をさらに低下させることである。 従って、マルチドロップ・バスを駆動する、 データ・シートの立ち上がり／立ち下がり時間が 2ns である 枯れたタイプの IC (例えば「F」シリーズ TTL) の場合、 20mm よりも長いトレースの時に SI のために整合伝送線路を用いる必要があるかも知れない。
PCB で用いられるデジタル信号の実際の立ち上がり／立ち下がり時間を知ることが重要である。 大多数の IC については、 データ・シートの規定を用いて伝送線路を設計することは不可能である。 だが、少数の製造業者は、 彼らが現在生産しているデバイスの立ち上がり／立ち下がり時間を知っている (そして、少しは気に掛けている) ようにも見える。 製造業者がこの重要な設計データを供給することを促進するために、我々全ては 実際の立ち上がり／立ち上がり時間 ――その最大と最小の値を含む―― のデータを 常に尋ねるべきである ([12] の「Ask for it」を参照)。
立ち上がり／立ち下がり時間のしっかりとしたデータがない場合、 しばしば実際の回路を測定するために高周波プローブとプロービング・テクニック (オシロスコープの製造業者がアドバイスするであろう) と共に高速オシロスコープを使う必要がある。 帯域幅 BW のオシロスコープ／プローブの組み合わせは、 約 1 / (π BW) の立ち上がり／立ち下がり時間を持つ (GHz の BW は ns の立ち上がり／立ち下がり時間を与える)。 従って、1GHz の BW はオシロスコープ／プローブの組み合わせが 320ps の立ち上がり／立ち下がり時間を持つことを暗示する ―― 1ns 以下の信号を正確に測定することを難しくする。 そのようなオシロスコープでは、 もしデジタル信号が 330ps の立ち上がり時間を持つと測定されたならば、 その信号の実際の立ち上がり時間は 10〜200ps のどこかにあり得る。 PCI Express で典型的な 100ps の立ち上がり時間を測定するためには、 7GHz 前後の BW のオシロスコープ／プローブの組み合わせを必要とする ―― ささやかな要求ではない。
幸い、スルー・レートが管理されたドライバ出力とともに設計された IC が増えている。 これらは、高速データを伝送線路を通して送るのを容易にするために、 そして時には EMC も向上させるために作られている。 そのような IC は、ユーザーが そのような短い立ち上がり／立ち下がり時間を必要とするかどうかに関わらず シリコンの動作が可能とする限り速くスイッチする より普通の種類のものよりも常に望ましい。 ドライバについては後で議論する。
産業によっては、まだ試験のために入手できない IC に基づいて 設計を進めることが普通である。 それが ASIC や FPGA であり、 そしてもし実際の立ち上がり／立ち下がり時間がまだ入手できない (IBIS や SPICE のモデルからも) ならば、 同一の種類のドライバを用いた他の種類の IC を入手し、 その立ち上がり／立ち下がり時間を試験用ボードで測定することが可能かも知れない。 サブ・ミクロン・シリコン・プロセスを用いるであろう IC の 実際の立ち上がり／立ち下がり時間のデータの良い推定を得ることが不可能な場合、 1kHz 以上で切り替えられ得る全てのドライバ出力にフィルタを入れて PCB をレイアウトし、 だが SI や EMC の試験がそれが必要であることを示した フィルタ・コンポーネントのみを取り付けることが、往々にして最良となる。 フィルタは、後でカバーする。
もし使用される IC が常に少なくとも 1ns の立ち上がり／立ち下がり時間を持つ (将来あり得るダイ・シュリンクにも関わらず) ならば、 あるいはその立ち上がり／立ち下がり時間を達成するためにフィルタされている (後述) ならば、 伝送線路の設計は極度に困難なものではなく、この記事の多くは冗長となるだろう。
デジタル IC は、「グランド・バウンス」ノイズと、
それと同等な「レール・バウンス」ノイズ (レール・コラプス・ノイズと呼ばれることもある)
の影響を受ける。
このノイズの大きな部分は、同時スイッチング・ノイズ (simultaneous switching noise; SSN)、
あるいは同時スイッチング出力 (simultaneous switching output; SSO)
として知られているものである。
出力ピンが状態を変える時、出力は IC の 0V から電源レールに、
結局は PCB の 0V と電源レールへの相互接続を通して流れる。
これらの経路のインダクタンスは、出力ポートの動作に従って、
IC の内部の 0V と電源レールを PCB のレールに対して「バウンス」させる
電圧降下を引き起こす。
このプロセスはグランド・バウンスについて Figure 6G に示すが、
レール・バウンスも同様の形で引き起こされる。
これは、 往々にしてスタティックなレベルであると仮定している、
デバイスの出力ピンからのロジックのハイとローのレベルが、
IC の他の出力の動作に伴って非常にノイジーとなり得ることを意味する。
一部のデバイス製造業者はデータ・シートに SSN / SSO 規定
――他の出力を規定された負荷インピーダンスを駆動して規定されたレートで切り替えながら、
１つのスタティックな出力を測定することによって得られた――
を含めている。
SI の理由のためには、そのスタティックな出力が接続されているデバイスの論理閾値よりも
SSN / SSO ノイズが低いことが重要であるが、これは常に達成可能であるとは限らない
―― 信頼性上の理由のため、状態を同時に変えることができるデバイス出力の数を減らすために
製品のソフトウェアを変更することが必要となることがある。
「デジタル IC」内で処理を行なう「コア・ロジック」は出力ピンに直接接続されていないが、
その動作は IC に流れる電源電流を変調するので、
グランドと電源のバウンス・ノイズに加算される。
一部の Xilinx FPGA のコア・ロジック
(そしておそらくはその他の多くの製造業者の IC のそれ) は、
50ps の期間の電源電流需要を持ち得る
―― 少なくとも 13GHz まで広がるノイズ周波数スペクトラムに相当する。
この全ては、「スタティック」なデジタル信号でさえも 非常に高い周波数のノイズに高度に汚染され得ることを意味する。 このノイズが正しく整合した伝送線路でないトレースを伝搬する時、 その「偶発的アンテナ」効果はそれらをエミッション源とし得る。 従って、このノイズをフィルタする (後述) か、 さもなくばその偶発的アンテナの効率を下げるために その線路を整合伝送線路として扱うことが必要かも知れない。
イミュニティも、これまでほとんど伝送線路との関係で述べられなかったトピックである。 だが、それを整合伝送線路 (特にストリップライン) とすることによって トレースの「偶発的アンテナ効率」を下げることは、 アナログやデジタルのいかなる信号のイミュニティの向上のためにも大きな助けとなり得る。
例えば、PCB 上のリセット線は、非常に稀にしか状態を変えない、スタティックな線と見倣せる。 だが、それは長いトレースに、 従って (もし伝送線路として扱われなかったならば) 非常に効率的な「偶発的アンテナ」になり得るので、 それが接続された IC の内部で発生した非常に高い周波数のグランド・バウンス・ノイズの 顕著な放射器となり得る。 その長い長さと良い偶発的アンテナ特性は、それを干渉が IC に入り込む簡単な経路ともし、 それを誤動作させ、あるいは損傷を与えさえし得る。 後の章で、これらのトピックをより詳細に扱う。
それが接続されるそれぞれの IC で「スタティック」なトレースをフィルタすることは、
これらの EMC 問題を容易に防止する (後述)。
だが、フィルタは
PCB 上の伝送線路ではないトレース全てのために望ましい解決ではないかも知れないので、
それらの偶発的アンテナとしての効率を下げるだけのために
それを伝送線路として扱う必要があることがわかるかも知れない。
このプロセスは、実際のドライバ出力インピーダンスが それが出力している電圧と電流に従って、 そしてそれがプルアップしているのかプルダウンしているのかによって 変化するという事実によって複雑となる。 デバイス製造業者のデータを用いた「Bergeron Plot」は その実際のインピーダンスが何であるかを見出すのを容易にする。 時には、 それらは駆動されるトレースの Z0 よりも高いインピーダンスを持ち、 その実際の出力電圧が最初は著しく減衰する。
著者は、上のプロセスをこの記事で述べるよりも、 その代わりに Motorola (今は Freescale と呼ばれている) の 素晴らしいアプリケーション・ノート AN1051 [13] を参照することにする。 この文書は特性インピーダンスがトレースに沿って一定であると仮定しているが、 Figure 6E は、実際の立ち上がり／立ち下がり時間が 1ns 以下である時 ――それが遅くするようにフィルタされていない限り今やそうであるように―― には、これは安全な仮定ではないかも知れないことを示す。
線路に沿った、あるいはその抵抗性終端における小さい不整合は、 その電圧波形に非常に小さい違いを生じるかも知れない。 だが、SI の理由のためには完全に許容できることがある ±10% に満たない不整合が、 トレースの電流波形に大きなオーバーシュートを引き起こし、 PCB からのエミッションを著しく増加させ得る。
Figure 6J は、２つの基準プレーンの中間の PCB の内層のトレースである、
一般的なタイプの PCB 伝送線路 ――対称ストリップライン―― の例を示す。
その基準プレーンはトレースの全ての側方に、そしてその端を超えて、
大きな距離広がっていると仮定される。
その特性インピーダンス Z0 の Ω での推定値を与える簡単な式は：
ここで、k は PCB サブスレートの誘電率 (FR4 については 1MHz 以上では典型的には 4.2)、 B はトレースの幅、C は使用される銅材の厚さ、 そして H はサブスレートの厚さである。 この式で用いる長さの単位は何であっても良い ――ミリメートル、インチ、マイル、あるいは何であっても―― ことに注意されたい ―― それらが一貫している限り、結果は Ω となる。
ストリップラインの ns/m (あるいは ps/mm) での伝搬速度 V は：
V = 3.335 √k
(FR4 については、約 6.83 ns/m，あるいは 6.83 ps/mm)。
Figure 6J は、ありふれたタイプの伝送線路の２番目の例 ――サーフェース・マイクロストリップ―― も示す。 これは大きな基準プレーン (PCB の内層にあっても良い) 上の、 PCB の外層のトレースから成る。 その基準プレーンはトレースの全ての側方に、そしてその端を超えて、 大きな距離広がっていると仮定される。 その特性インピーダンス Z0 のガイドを Ω で与える簡単な式は：
マイクロストリップの ns/m (あるいは ps/mm) での伝搬速度 V は：
V = 3.335 √(0.475k + 0.67)
(FR4 については、約 5.5 ns/m，あるいは 5.5 ps/mm)。
ストリップラインにおいてはそのトレースの周囲の電気力線全てが誘電体内を伝搬し、 従ってその C0 が 電気力線の一部が PCB 外の空気中を伝搬するマイクロストリップにおけるよりも高いので、 マイクロストリップの V はストリップラインの V よりもやや速い、 だが、空気中の電気力線は、 マイクロストリップがストリップラインよりも洩れが大きいことを意味するので、 エミッションを考慮する時には、我々は良い EMC のためには常にストリップラインを好む。
多くの種類の PCB 伝送線路のジオメトリーの Z0 を計算するための式は、 http://www.iec.ch/webstore からの IEC 61188-1-2:1998、 http://www.ipc.org からの IPC-2141 と IPC-2251 に与えられている。 IPC-2251 は IPC-D-317A を置き換える。 これらの規格は、PCB 伝送線路の設計に関する多くのより有用な情報も含んでいる。
だが、今は、伝送線路の Z0 やその他の側面の計算には コンピュータ支援設計ツールを用いた方が容易で正確である。 使用可能なツールは、数値計算、及びフィールド・ソルバーを含む。 それらはより正確な分析を与え、今は使用が容易であり、素早い「what if」評価を可能とする。 インターネットから多数のフリーな伝送線路計算プログラムをダウンロードすることができる (最後の参考資料を参照) が、より良いものは、 例えば PCB 設計のための CAD パッケージを提供している企業から購入できる。
使用可能なツールの多くは理想的な伝送線路 (例えば、無限の基準プレーンを持つ) を仮定するが、 一部のものは本物のフィールド・ソルバであり、 一部のものは、容量性負荷を含む、実際の複雑な PCB を扱えるようになっている ―― 下のフィールド・ソルバに関する章を参照。
容量性負荷の１つの原因は、伝送線路に接続される IC やその他のデバイス (ダイオード、トランジスタなど) のピンである。 トレースの両端 ――それらの静電容量は線路終端の品質にある程度の影響を持つであろうが 線路の Z0 や V を変えない―― には、 常にそのようなデバイスがある。 線路の Z0 や V を低下させるのは、 典型的なマルチドロップ・バス (例えば、マイクロプロセッサのメモリやアドレスのバス) のように、 線路に沿って接続されるデバイスのピンである。
浮遊容量の影響も見落としてはならない。 それぞれのビア・ホールには浮遊容量 (典型的には 0.2〜2pF) があり、 インピーダンスの局所的な低下を引き起こす (Figure 6E 参照)。 多数のビアを持つ伝送線路のトレースは、 予期される平均の Z0 や V よりも低い値を持つであろう。 ビアの静電容量に関するより詳しい情報は、 [12] の「Via Capacitance」やその他の記事に示されている。
[12] の「Resonances in Short Transmission Lines」は、 先に示された粗いガイドに従う時には無視されるであろう 大きなリンギングやオーバーシュートを、 線路の端の容量性負荷がいかにして引き起こし得るかを述べる。
放熱器のような金属の物体やエンクロージャの壁のような金属の板が マイクロストリップ伝送線路の近くに置かれた時、 それもトレースに浮遊容量を加えるであろう。 マイクロストリップ線路に近いプラスチックの物体やシート、ケーブル、あるいは結露も、 その浮遊容量を増加させる。 マイクロストリップ線路から 5mm 以内にあるべき唯一のものは、 空気や類似の気体、あるいは真空のみである。
ストリップラインの両面の基準プレーンは それを近傍の金属やプラスチックの浮遊容量からシールドするが、 それは依然としてその延長に沿って接続されるデバイス・ピンの浮遊容量に影響される。
場合によっては、 容量性負荷の影響は影響される領域内でのトレースの幅を減らすことによって補償でき、 [12] の「Potholes」はビアやデバイス接続のような「ポイント」静電容量のための 適切な計算のいくつかを与える。
マイクロ波 RF 設計者が用いているテクニック ――ビア・ホールを通して所望の値の Z0 を維持するように、 ビア、パッド、そしてクリアランス・ホール (「アンチパッド」) の直径を調整する―― を使うのが実際的かも知れない。 だが、RF 設計テクニックの一部は、一般に EMC のためには悪い ―― この場合、基準プレーンに大きな穴を開けることは還流電流の問題を生じ得る。 それらは、プレーンのインピーダンスも上げ、 より高いレベルの同相エミッションやより悪いイミュニティももたらし得る。
容量性線路負荷の影響のための簡単な式は、[13] で、次のように示されている：
ここで、Cd は単位長当たりの負荷容量、 C0 は単位長当たりの自己 (ベア・ボード) 線路容量、 V0 は自己 (ベア・ボード) 線路速度である。
Cd は、PCB の回路設計から容易に計算できる。 例えば： もしトレースの長さ 150mm の部分が 10個の ICのそれぞれ１個のピンに接続され、 それぞれのビア・ホール、パッド、及び IC ピンの合計の静電容量が 10pF であるならば、 トレースの 150mm に沿って分布する 100pF を持ち、 Cd を 100 / 150、あるいは 0.667pF/mm (667pF/m) と等しくする。
C0 と V0 は、 IEC 61188-1-2:1998 で与えられている式から見出せる。 線路の V0 と Z0 が既知であれば、 その C0 は C0 = √k / (V0 Z0) から容易に見出せる。 従って、pF/mm の C0 のためには、 C0 = √k / (0.3 Z0) となる。
だが、一般に、C0 と V0 は、 トレースのそれぞれの部分について、ドラフトの PCB レイアウトから フィールド・ソルバ (後述) を用いて抽出する方がより良くより正確であろう。
上の式を適用すべきトレースの長さは、管理されるべき信号やノイズの 立ち上がり／立ち下がり時間 (あるいは関係する最大の周波数) に依存する。 トレースの全長と容量性負荷 (IC ピン、ビア・ホール、あるいはその他の物理形状による) を１つの平均値として扱えるほど立ち上がり／立ち下がり時間が長いならば、 上の式はトレース全体に対して適用できる。 (例えば、Figure 6E の 1ns の曲線を参照。)
だが、立ち上がり／立ち下がり時間が
トレース内で著しいインピーダンス不連続を生じさせるのに充分に短い
(例えば、Figure 6E の 300ps の曲線を参照) ならば、
上の式は平均インピーダンス値として扱うために充分に短い
トレースの区画ごとに適用できる。
トレース幅は、それぞれの区画が同一のインピーダンスを持つように、
その区画の容量性負荷に依存してそれぞれの区画内で変えることができる。
だが、立ち上がり／立ち下がり時間が非常に短い (あるいは周波数が非常に高い) 場合、 1mm しかない形状でさえも許容できないインピーダンス不連続を生じるかも知れず (Figure 6E の 150ps の曲線を参照)、上の式はもはや有用ではないかも知れない。 もしこれらの信号やノイズを低域通過フィルタに通せないのであれば、 唯一の解決は回路の設計を変えること ――例えばマルチドロップのパラレル・バスの代わりに １対１のシリアル・データ・バスを用いることによって―― かも知れない (回路設計は後の章で議論する)。 有用なテクニックの１つは、その全長にわたってビア・ホールを持たないように、 トレースを単一のレイヤに引き回すことである。
現代的なシリコン・プロセスに基づいたデジタル・デバイスの立ち上がり／立ち下がり時間は 非常に短く、さらに短くなっている [6] ので、 そして I/O ピンに漏洩する「コア・ノイズ」の周波数は自ずと非常に高く、 より高くなっている [6] ので、 信号を低域通過フィルタ (後述) に通せないないならば、 その全長にわたって良く整合した伝送線路を作ろうとする試みの問題はより困難なものとなる。
クーポンの試験のためには、 生産環境において非専門家が使用するのに適した適切な計測器が必要であり、 そのような計測器の製造業者の１つは Polar Instruments [14] である。 受け入れ検査に際して PCB の特性を完全に同定できるようなテスト・クーポンの設計は、 [15] でカバーされている。
工程上の問題の例は、アンダー・エッチ、 あるいはオーバー・エッチによって引き起こされる、トレース幅の変動である。 現代的な PCB 生産工場においては、ロットごとの変動は通常は 13μm 以下であり、 これの Z0 に対する影響は 通常はトレース幅が 0.13mm 以下である場合にのみ顕著となると見倣される。 だが、差動線路はこの問題に対して非常に敏感である (後で詳細に議論する)。
デジタル信号の高調波のスペクトラムは無限に続くが、 高調波が急激に減少を始め、速やかに無視できるようになる周波数 f は、 f = 1 / πtr によって与えられる。 (この関係は Figure 6F の２つの縦軸 ――実際の立ち上がり時間を左に、それと等価な「関係する最大の周波数」を右に―― に見られる。) 従って、スペクトラム・アナライザや EMC レシーバで見た 1ns の立ち上がり／立ち下がり時間の信号は、 少なくとも 318MHz まで顕著な大きさを持つ高調波の「櫛の歯」を持つ。
上で示したガイダンスは、良い EMC のためには、 lt ≧ V tr / 8 である時には 正確に整合した伝送線路テクニックが強く推奨される ――より慎重なアプローチは lt ≧ V tr / 12 である時にそれを使うであろうが―― と述べた。 lt ≧ V tr / 40 である時には、 最終設計 (デバイス負荷を含む) のシミュレーションが推奨される
さて、これを正弦波の信号やノイズについてのガイダンスに変換できる： lt ≧ V / 8πf である時には 正確に整合した伝送線路テクニックが強く推奨される ―― しかしながら、より慎重なアプローチは、 lt ≧ V / 12πf である時にそれを使うであろう。 lt ≧ V / 40πf である時には、 最終設計 (デバイス負荷を含む) のシミュレーションが推奨される
広帯域の正弦波信号設計者にとってオーバーシュートやリンギングに相当するものは 周波数 対 振幅応答のフラットネスであるが、 狭帯域 (固定周波数) の正弦波設計者にとってはそれは単なるゲインの問題である。 上の SI ガイドを用いることは、数 dB の「フラットネス」の変動、 あるいは数 dB のゲイン誤差をもたらすかも知れない。 フラットネスやゲインの規定が厳しい場合には、 V / 12πf よりも長いトレース、あるいはさらに短いトレースに対しても、 整合伝送線路テクニックの使用が必要かも知れない。
この章が、読者が、 周波数ドメインで作業することを好む読者が周波数ドメインから時間ドメイン (例えばミリメートルから GHz) に、そしてその逆に、 素早く変換することを可能とできればと思う。
[2] "Design Techniques for EMC" (in six parts), Keith Armstrong, http://www.compliance-club.com/keith_armstrong.asp
[3] "PCB Design Techniques for Lowest-Cost EMC Compliance: Part 1", M K Armstrong, IEE Electronics and Communication Engineering Journal, Vol. 11 No. 4 August 1999, pages 185-194
[4] "PCB Design Techniques for Lowest-Cost EMC Compliance: Part 2", M K Armstrong, IEE Electronics and Communication Engineering Journal, Vol. 11 No. 5 October 1999, pages 219-226
[5] "EMC and Electrical Safety Design Manuals", a set of four volumes edited by Keith Armstrong and published by York EMC Services Ltd., 2002, ISBN 1-902009-07-X, sales@yorkemc.co.uk, phone: +44 (0)1904 434 440.
Volume 1 - What is EMC? ISBN 1-902009-05-3
Volume 2 - EMC Design Techniques - Part 1 ISBN 1-902009-06-1
Volume 3 - EMC Design Techniques - Part 2 ISBN 1-902009-07-X
Volume 4 - Safety of Electrical Equipment ISBN 1-902009-08-8
[6] "Advanced PCB Design and Layout for EMC - Part 1: Saving Time and Cost Overall", Keith Armstrong, EMC & Compliance Journal, March 2004, pp 31-40, http://www.compliance-club.com/keith_armstrong.asp
[7] "EMC and Signal Integrity", Keith Armstrong, Compliance Engineering, March/April 1999, http://www.ce-mag.com/archive/1999/marchapril/armstrong.html
[8] "Advanced PCB Design and Layout for EMC - Part 2: Segregation and interface suppression ", Keith Armstrong, EMC & Compliance Journal, May 2004, pp32-42, http://www.compliance-club.com/keith_armstrong.asp
[9] "Signal Integrity Considerations for High Speed Data Transmission in a Printed Circuit Board System", Tom Cohen, Gautam Patel and Katie Rothstein, IMAP Symposium 1998, http://www.teradyne.com/prods/tcs/resource_center/whitepapers.html
[10] "Measurements for Signal Integrity", Vittorio Ricchiuti, 2004 IEEE International EMC Symposium, Santa Clara, August 9-13 2004, ISBN 0-7803-8443-1.
[11] "Gigabit Backplane Design, Simulation and Measurement - the Unabridged Story", Dr Edward Sayre et al, DesignCon2001, available along with many other relevant papers from: http://www.national.com/appinfo/lvds/archives.html
[12] Howard Johnson's list of downloadable articles: http://www.sigcon.com/pubsAlpha.htm
[13] "Transmission Line Effects in PCB Applications", Freescale (previously Motorola) application note AN1051, includes a number of other useful references, go to http://www.freescale.com and search for AN1051 or direct to: http://www.freescale.com/files/microcontrollers/doc/app_note/AN1051.pdf.
Another useful introduction to transmission lines is "System Design Considerations When Using Cypress CMOS Circuits" from Cypress Semiconductor Corporation, Cypress Semiconductor Corporation application note, http://www.cypress.com.
[14] Polar Instruments, http://www.polarinstruments.com/support/cits/cits_index.html
[15] "Printed Circuit Board (PCB) Test Methodology", Revision 1.6 January 2000, Intel Corporation, www.intel.com/design/chipsets/applnots/29817901.pdf
John R Barnes, "Robust Electronic Design Reference Book, Volumes I and II", Kluwer Academic Publishers, 2004, ISBN 1-4020-7739-4 especially chapters 21, 30 and 31.
Hall, Hall and McCall, "High Speed Digital System Design, a Handbook of Interconnect Theory and Practice", Wiley Interscience, 2000
Howard W Johnson and M Graham, "High Speed Digital Design, a Handbook of Black Magic", Prentice Hall, 1993, ISBN 0-1339-5724-1
Howard W. Johnson, "High Speed Signal Propagation: Advanced Black Magic", Prentice Hall, 2003, ISBN 0-1308-4408-X
Mark I. Montrose, "EMC and the Printed Circuit Board, Design, Theory, and Layout Made Simple", IEEE Press, 1999, ISBN 0-7803-4703-X
Mark I. Montrose, "Printed Circuit Board Design Techniques for EMC Compliance, Second Edition", IEEE Press, 2000, ISBN 0-7803-5376-5
Brian Young, "Digital Signal Integrity Modeling and Simulation with Interconnects and Packages", Prentice Hall, 2001
Xilinx `Signal Integrity Central': http://www.xilinx.com, then click: `Products & Services' - `Design Resources' - `Signal Integrity', or go direct to: http://www.xilinx.com/products/design_resources/signal_integrity/index.htm. Also, the Xilinx Xcell on-line journal often carries relevant articles: http://www.xilinx.com/publications/xcellonline/index.htm.
California Micro Devices: http://www.calmicro.com/applications/app_notes.html or go to: http://www.calmicro.com then click on `Applications' then click on `App Notes/Briefs'
Mentor Graphics: http://www.mentor.com, click on `Technical Publications'
UltraCAD: http://www.ultracad.com
LVDS: http://www.national.com/appinfo/lvds/
Intel: http://developer.intel.com, or http://www.intel.com/design, or http://appzone.intel.com/literature/index.asp
IBM: http://www-03.ibm.com/chips/products or http://www-3.ibm.com/chips/techlib/techlib.nsf
Note: On the Intel and IBM sites, to find application notes you must first choose a type of device.
Rambus: http://www.rambus.com/developer/developer_home.html
Cypress Semiconductor Corporation, many useful application notes at: http://www.cypress.com
IEEE Transactions (www.ieee.org) on:
- Electromagnetic Compatibility
- Advanced Packaging
- Components, Packaging and Manufacturing Technology
- Microwave Theory and Technology
IEEE (www.ieee.org) Conferences and Symposia on:
- Electromagnetic Compatibility
- Electrical Performance of Electrical Packaging
Printed Circuit Design magazine http://www.pcdandm.com/pcdmag/
CircuiTree magazine: http://www.circuitree.com
IMAP Symposia
DesignCon Symposia
http://www.amanogawa.com, click on `Transmission Lines', then `Java Applets'
http://www.mwoffice.com/products/txline.html
http://www.ultracad.com/calc.htm
IEC 61188-1-2 : 1998 from http://www.iec.ch/webstore
IPC-2141 and IPC-2251 from http://www.ipc.org
I would like to reference all of the academic studies that back-up the practical techniques described in this series, but the reference list would take longer to write than the series! But I must mention the papers presented at the annual IEEE International EMC Symposia organised by the IEEE's EMC Society (http://www.ewh.ieee.org/soc/emcs), especially the dozens of wonderful papers by Todd Hubing's staff and students at the University of Missoura-Rolla EMC Lab (http://www.emclab.umr.edu), and papers by Bruce Archambeault of IBM and the EMC experts at Sun Microsystems.
Many other contributors to the IEEE EMC Symposia, and other conferences and symposia and private correspondence are far too numerous to be named here, but the following stand out: Tim Williams of Elmac Services, http://www.elmac.co.uk; Mark Montrose of Montrose Compliance Services, http://www.montrosecompliance.com; John Howard, http://www.emcguru.com; Tim Jarvis of RadioCAD, http://www.radiocad.com; Eric Bogatin of Giga-Test Labs, http://www.gigatest.com; Howard Johnson of Signal Consulting, Inc., http://www.sigcon.com; and dozens of application notes from National Semiconductor; Rambus Corp.; California Micro Devices; Intel; IBM; Cypress Semiconductor; Xilinx; Sun; Motorola; AVX; X2Y Attenuators; Giga-Test Labs; Ansoft and Flomerics. I apologise to the very many excellent people and companies that I have had to leave out of this list.
これは、Keith Armstrong 氏が EMC+Compliance Journal 上で発表した文書を、 その許諾を得て T. Sato が翻訳したものです。 この翻訳については、原著者らはいかなる責任も持ちません。 これについての意見、質問などは VEF00200@nifty.com (T.Sato) 宛にお送り下さい。
Last update: 2005-11-09