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翻訳: T. Sato
これらの PCB テクニックは、以下のことが望ましい場合に有用である：
このシリーズでカバーするトピックは：
同じ著者による 1999年 の EMC & Compliance Journal の以前のシリーズ、 「Design Techniques for EMC」[1] は PCB の設計とレイアウトに関する章 (「Part 5 - PCB Design and Layout」, October 1999, page 5〜17) を含んでいたが、 EMC のための最も基本的な PCB テクニック ――それらがどれだけ単純であるかとは無関係に、全ての PCB が従うべきもの―― をカバーしただけである。 このシリーズはウェブ上に掲載され、 このウェブ版はこれまでのあいだに著しく改善された [2]。 この著者による他の記事 (例えば [3] [4]) も EMC のための基本的な PCB テクニックを扱っている。 このシリーズは、これらの記事の基本的な設計情報を繰り返しはしない ―― それは、その上に構築される。
上述の記事と同様、このシリーズはこれらのテクニックがなぜ働くかには煩わされず、 単にそれらのテクニックとそれらがどのような時に適当であるかを述べるであろう。 だが、これらのテクニックは世界中の様々な設計者によって実際上良く証明されており、 それらが働く理由は学界では理解されているので、信頼して使用することができる。 このシリーズで述べられるそれほど証明されていないテクニックは少数であり、 これはそれが適当であれば明記されるであろう。
0V と電源のプレーンを隣接した PCB レイヤに近接させて持つこと (0V／電源プレーン・ペアとして知られる) のもう１つの帰結は、 それらが分布容量を生じることである ―― そして、これは何 GHz までもの周波数で 低い電源バス・インピーダンスを達成することを助ける、 埋め込まれたデカップリング静電容量として使用できる。
有用な大きさの埋め込まれた分布デカップリング静電容量を作るための 大きな電源プレーンの使用が、この章の主題である。 所望のデジタルやアナログの信号の伝搬に関する限り、 電源プレーンは 0V プレーンと全く同様の銅のシートであるので、 特に信号がそのエッジの近くを引かれ、あるいはそれを横切る時の プレーンに関する一般的な課題全ては全く同様に適用され、 [7] (特にその第4章) のガイダンスは電源プレーンにも同様に適用される。
一部の EMC 専門家は、慎重に使用されなかったならば、 それらが他のプレーンと組み合わせて用いられた時に自ずと生じる空洞共振が エミッションの増大を引き起こし得ることから、 電源プレーンを使用しないことを好む。 この章は、電源プレーンが総合的な EMC 上の利点を確実に達成するように、 電源プレーンを容易に使用できる方法を示す。
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0V／電源プレーン・ペアの自己容量は、 その SRF を非常に高くする極度に低い ESL のため、1GHz 以上で素晴らしい性能を持つ。 実際、0V／電源プレーン・ペアの SRF は、決して懸念とならないほど高い。 0V／電源プレーンの 1nF の静電容量のインピーダンスを 上の Figure 5G 上にプロットしたならば、 その横軸が 10GHz やそれ以上まで延ばされたとしても、 それは理想的な 1nF コンデンサのインピーダンスの周波数特性を示す点線に従うであろう。
d をミリメートルでのプレーンの間隔として、 FR4 (k = 4) １平方メートル当たり、 Cplane pair = 35 / d nF である。
より薄いプレーン間隔はその静電容量を増加させ、 50μm の間隔は 770 nF / m2 を達成する (ZBC2000 製品で用いられているように ―― 後述)。 ２つ以上の 0V／電源プレーン・ペアを並列に使用することは、 デカップリングのために使用できる 分布プレーン・ペア静電容量を２倍 (あるいはそれ以上) にする単純な方法である。
Figure 5R は、関係する全周波数範囲にわたる低電源バス・インピーダンスを達成するために、 0V／電源プレーン・ペアによって達成される高周波における低インピーダンスを 電圧レギュレータやディスクリートのパスコンと共にどのように使用できるかを示す。
Figure 5S は、同一の点を、周波数領域ではなく時間領域で示す。
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[7] の 2.4章は、プレーンへのコンポーネントの接続に関する、 いくつかの価値のあるレイアウト規則を列挙している。 それらがパスコンや IC の 0V と電源のピンに適用される場合、 それらはパスコンの相互接続のインダクタンスを最小とすることを助け、 パスコンに蓄えられた電荷がより速やかに IC に供給されるようにする。
500MHz 以上の周波数において 0V／電源プレーン・ペアの静電容量の利点を活用しようとしているので、 IC とプレーンのあいだの接続のインダクタンスは極めて低くなければならない。 従って、Figure 5T と 5U、そして [7] の 2.4章で示すように、 IC の 0V と電源のピンを対応するプレーンに直ちに接続することが非常に重要である。 プレーンの相互接続インダクタンスはいかなるトレースよりも遥かに低いので、 パスコンもプレーンに直接接続すべきである。 パッド内ビアが望ましく、 これはウェーブ・ソルダされる THP PCB では常に使用でき、 一部の PCB 組み立て業者はリフロー・ソルダされる THP PCB を用いても達成できる。 パッド内ビアは HDI (「マイクロ・ビア」) PCB 技術を用いた時には普通である ―― [8] の第5章、及びこのシリーズの第7部を参照されたい。
ビア・ホールの、 コンポーネントとプレーンのあいだで実際に電流を運ぶ部分の自己インダクタンスは、 数百 MHz 以上の周波数では非常に顕著となる。 (物理学純粋主義者は、問題は実際には コンポーネントとプレーンのあいだの間隔によって生じる 電流ループの面積であると言うことだろう。) 従って、1GHz 以上まで良好な電源バス・インピーダンスを与えるためには、 それらが可能な限りその表面実装部品に近い 0V／電源プレーン・ペアを与え、 電流を運ばなければならないビア・ホールの長さを最小限とするように、 PCB を積み重ねる必要がある。
[7] で述べたように、電流を運ぶビア・ホールの悪影響は、 等しくて逆向きの電流を運ぶビアを互いに非常に近付けて配置することによって低減できる。 また、複数の並列のビアは任意の電流経路に用いることができるが、 これを非常に効果的にするためには それらは (電流を運ぶ長さと比較して) 充分に離さなければならない。 より大きな直径のビアはより低い自己インダクタンスを持つが、 (THP で、HDI でない PCB 構造を用いる場合) より大きな直径の電源ビアは 0V プレーンにより大きな穴を開け、 その性能を損なうので [7]、通常は複数の小さいビアが好まれる。
昔、一部の設計者は、パスコンと IC のあいだにトレースを用い、 そのパスコンをプレーンに接続することによって、 「ノイズをプレーンから締め出す」ことを好んだ。 この目的は、0V／電源プレーン・ペアの空洞共振を励起することを避けることである ―― だが、それはパスコンの相互接続のインダクタンスを上げ、 0V／電源プレーン・ペアの分布容量の全面的な恩恵の利用を妨げるので、 これは最良の解決ではない。
プレーン内のノイジーな電流は、
電源バスのために用いられるプレーンが関係する全周波数範囲にわたって
低インピーダンスを維持する限り、問題ではない。
この記事の後の方で、関係する周波数範囲にわたって著しい共振を持たない、
0V／電源プレーンに基づいた電源バスを達成し、
PCB 上の回路の EMC (そして機能的) 性能を向上するであろう、
実際的で安価な方法を述べる。
上の 2.9章で述べたように異なった値のパスコンを使用する時、 より大きい電源プレーンの使用は 並列共振によって生じる高インピーダンスが非常に低くなるほど近接した 多数の直列共振を与える [14]。
この利点を活用するために、 そして 0V／電源プレーン・ペアの空洞共振の回避を助けるために (後述)、 IC の近くのみでなく、25mm よりも離さないように電源プレーン全体にパスコンを配置し、 また慎重な配置 ([7] の Figure 4H を参照) とパスコンの部品の慎重な選択によって それぞれのパスコンの総インダクタンスを最小限とすることが推奨される。 このアプローチを見る１つの方法は、 それがそれぞれの高インピーダンス (並列共振) 電流経路の近くに 代替の低インピーダンス経路を作るというものである ―― 従って、その IC の電源バス電流は常に低インピーダンス経路を見出せる。 下の Figure 5V は、University of Missouri-Rolla からの、まさにこの例を示す。
Figure 5V は University of Missouri-Rolla におけるいくつかの実験の結果を示す。
それは、10nF パスコンの数を 4個から 64個に増やすことが、
並列共振のほとんどの大きさを著しく低減したことを示している。
だが、最も高い周波数の共振
(その非常に小さい ESR の 0V／電源プレーン共振によって引き起こされた)
の大きさは低減されていない ―― それは、より高い周波数に移動した。
興味深い観察は、ペアとなる 0V と電源のプレーンのあいだの間隔が 250μm 以下である場合、 それらの IC に対するパスコンの位置があまり重要でなくなることである [20]。
Figure 5V は、全て (１つを除く) が同一の値 (10nF) の
多数のパスコンを用いた実験からのものであるが、
[19] の 159ページは、それぞれのコンデンサがそれに関係する
異なった相互接続インダクタンス (1〜8nH のあいだの) を持つと言っている。
従って、これらのパスコンは、非常に似た SRF を持つ代わりに、
丁度それらの値が異なっていて相互接続インダクタンスが同一であった場合に持つであろうように、
異なった SRF を持つ。
これから導ける結論の１つは、
それらのデバイス全てが異なった値を持っているが、
それらの配置が可能な最低の相互接続インダクタンスを達成したならば、
200MHz から最後の (大きな) 共振のあいだのインピーダンスは
低くなるであろうというものである。
全ての周波数で低プレーン・インピーダンスを達成することは、 0V／電源プレーン・ペアが終端されていない伝送線路のように振る舞う、 空洞共振 (「平行平板」共振と呼ばれることもある) によって困難となり得る。
比誘電率 k の材質で充填された矩形のプレーン・ペアの自己共振周波数は、 次の式で与えられる：
fRES = (150 / √k) × √{ ( l / L )2 + ( m / W )2 }
この式は、L と W (プレーン・ペアの長さと幅) がメートルであれば、 fRES を MHz で与える。 l 及び m は整数 (0、1、2、3、...) であり、 共振の様々なモードに対応するが、 我々が最も関心を持つのは通常は最初の (最も低い) 共振周波数のみである。 FR4 材 (1MHz における k は通常は 4.0) については、 これは、D をプレーンの最長の対角寸法として、 f = 75 / D によって容易に導かれる (D がメートルであれば、f は MHz となる)。
単純な形状でない非矩形のプレーンについては、通常は その共振周波数をフィールド・ソルバを用いたコンピュータ・シミュレーション、 もしくは試験用 PCB の測定によって決定することが必要となるだろう。 だが、その最低の共振周波数は、依然として、 D をメートルでのプレーンの最長寸法として、 FR4 については 75 / D MHz として容易に予測できる。
現実には、ベア・ボードのプレーン共振は、電子部品の存在、 そしてパスコンの数、値、種類、そして配置によって、 その大きさと周波数を著しく変化させられることを理解することが重要である。 従って、上の単純な分析は設計工程中に使用するだけのものであり、 完全に組み立てられた PCB の現実の電源バスの実際の共振を予測しない。
空洞共振の最悪の影響を低減する１つの方法は プレーン形状の慎重な設計によるものであり、これは [7] で述べた。 これは最低の周波数 (単純にその最長寸法によって支配される) には 僅かな影響しか持たないであろうが、 より高い周波数の共振の一部には有意な効果を持つかも知れない。
矩形プレーンの長さ (L) がその幅 (W) の整数倍、 あるいはその他の単純な倍率 ――1、1.5、2 のような―― である場合、 その長さと幅の方向の共振周波数はいくつかの周波数で一致し、 通常よりも高い Q のピーク (より激しい共振) を生じるであろう。 マーフィーの法則は、最新のマイクロプロセッサで最良の性能を得るために 製品の生産開始の直前にクロック周波数が変更された時、 １つ以上の新たな高調波周波数がこれらのより激しい共振の１つと一致し、 いかなる変更を行なうのも非常に高価で時間を要するものとなり、また遅延が許容できない時に、 EMC 適合に関する問題を引き起こすことを伝える。
従って、正方形や円のような単純な規則的な電源プレーン形状、 そして単純な L : W 比を避けることが最良である。 理想的には、矩形プレーンの長さと幅の比率として無理数を選択する。 選択できる無数の無理数があり、 (ルネッサンスの芸術家や古代ギリシアの建築家が知っていたように) それは好ましい外観を与えるので、 著者は「黄金率」 ――1.618... (1.62 としよう)―― を用いることを推奨する。 細長いプレーンは常に避けるべきである (すなわち、3よりも大きい、あるいは 0.33よりも小さい L : W 比は決して使うべきではない)。 プレーンのエッジを平行にしないこと、 そして矩形や円のような単純な形状を避けることも多少は助けとなるかも知れない。
より近いプレーン・ペアの間隔はその空洞の損失を増加させ、 その Q を低下させて空洞共振のピークを鈍らせる。 より近い間隔はその周縁電界も低減し、「エッジ放射」エミッションを低減する。 この非常に強力な EMC テクニックは、50μm よりも大きくないプレーン間隔を必要とする。 そのように近接した 0V／電源プレーン・ペアは、 以下の「埋め込まれた静電容量」の章でより詳細に述べる。
0V／電源プレーン・ペアのための等価なテクニックは、 電源プレーン全面 ――IC やその他の能動部品がない場所であっても―― にわたって、 パスコンを用いて極めて高い頻度でそれらを互いに「RF 接続」することである。 任意の２つのパスコンのあいだの最大距離は、 関係する最大の周波数において λ / 4 (FR4 において) 以下であるべきであり、 1GHz についてはこれは 37mm の距離を意味するだろう。 電源プレーン全体にわたる多数のパスコンは、以前に別の理由のために推奨されたので、 このテクニックは少なくとも２つの異なる利益を持つ。
このテクニックの有効性は、パスコンの ESL と、 それらのパッド・パターンとビア・ホールの自己インダクタンスによって制限される。 従って、THP PCB を使いながらパスコン間隔を 25mm 以下とすることには、 あまり意味はなさそうである。
50μm 以下の 0V／電源プレーン間隔 (後述) を用いない場合、 関係する最大の周波数における空洞共振を避けるために、 ベア・ボードの電源プレーンは λ / 8 (空気中で； FR4 では λ / 4) よりも大きい 寸法を持つべきではない。 例えば、600MHz 以下で空洞共振を持たないためには、 電源プレーンの最長寸法 (対角) は 63mm よりも大きいべきではない。
上で推奨したように、その ESL と相互接続インダクタンスを最小限とするように注意しながら、 この 0V／電源プレーン・ペア全体にパスコンをばらまくことは、空洞共振を避けながら FR4 で λ / 4 よりも大きい対角の電源プレーン領域を使用できるようにするであろう。 だが、適切なシミュレータ (後述) を使用できないならば、 そのような設計において空洞共振に影響されないであろう 電源プレーンの最大寸法を計算することは容易ではない。
空洞共振が PCB の電源バスからのエミッションを増加させることを避ける
普通のテクニックの１つは、大きなもの１つの代わりに、
多くの小さい電源プレーン「アイランド」を使用することである。
電源プレーン「アイランド」の面積は、
その最低の共振周波数 (並列のパスコンと組み合せた ―― 上の 3.6章を参照) が
EMC に関係する最大の周波数よりも高くなるように選択されるべきである。
このより小さい面積は、それぞれのアイランドに関係するデバイスが使用できる
0V／電源プレーン・ペアの埋め込まれた静電容量を小さくする
―― 従って、トレードオフが必要かも知れない。
電源プレーン・アイランドを使用するもう１つの理由は、 ノイジーな、あるいは敏感な IC を PCB の他の部分から分離することである ―― 有用な回路分離テクニックである ([21] を参照)。
電源バスに関係する全てのプレーン・アイランドはトレースによって接続され、 これはあるアイランドから他へ結合し得るごく低い共振周波数の構造を作る。 従って、Figure 5W に示すように、 それぞれのアイランドへの直流電源を π フィルタを通して供給することによって、 それぞれのアイランドを他からデカップルすることが非常に重要である。 π フィルタは、ソフト・フェライト RF サプレッサ・ビーズを通して それぞれのプレーンに接続し、 またパスコンがそれぞれのビーズの両端の近くに位置することを確かとすることによって、 容易に作れる。
２つの電源プレーン・アイランドのあいだに、
電源プレーン・アイランドと 0V プレーン・レイヤのあいだの間隔の２倍よりも大きい
ギャップを設けることには、あまり利点はない。
もし２つのアイランドが同一の周波数で共振するならば、
いかなる寸法のギャップ ――PCB の片側から反対側であっても――
を横切ってでも非常に効率的な結合を生じるであろうから、
アイランドの共振周波数が関係する最大の周波数よりも高いことを確かとするか、
さもなくば同一の空洞共振周波数を持つアイランドを使用しない。
電源プレーン・アイランドについてのより詳しいことは、[22] と [23] を読まれたい。
通常は、理想的には0V と電源のプレーンのあいだの電圧変動が最大となる 共振の「ホット・スポット」に置かれた、 PCB にばらまかれた少数の制動抵抗のみが必要である。 ホット・スポットの位置は、シミュレート (後述) することも、 あるいは 0V／電源プロービング・ポイントが多くの位置に用意されていれば 測定することもできる。
最初の３つの共振 (最低の周波数) のような半波長共振の場合、 ホット・スポットは電源プレーンの角、あるいはその縁にのみ現われる。 この観察は、電源プレーンの周囲に直列抵抗‐コンデンサのパスコンを適用する、 dissipative edge 終端として知られているテクニックへと導く [24]。 [25] は、電源プレーンの両面が拡大された 0V プレーンで「シールド」されない場合、 dissipative edge 終端は 20H テクニック (後述) よりも良いと主張する。
PCB の誘電体にフェライト吸収材の粒子を混合すること ([7] の 2.9章を参照) も共振ピークの制動を助け、 その他の形でもエミッションを大きく低減させ得る。 だが、フェライト粒子は PCB の打ち抜きや穴開けの工具の摩耗を増大させるため、 これはまだ普通の手法となってはいない。 レーザー穴開け加工の HDI PCB 技術 ([7] の第5章を参照) が普及した時には、 フェライト混合基板がより魅力的になるかも知れない。
ここまで、0V／電源プレーン・ペアは、それらの表面上の同じ距離離れた任意の２点が、
それらのあいだに同一の低インピーダンスを持つかのように述べられてきた。
だが、これは事実ではない
―― 「広がりインダクタンス (spreading inductance)」と呼ばれるものは、
縁の近く、あるいは (さらに悪い) 角の近くに置かれた点のあいだの
インダクタンスを増加させる。
これが、このシリーズの前のパート ([7] と [21]) での、
プレーンをそれに関連するデバイスやトレースよりも充分に広くすべきであるという
推奨の理由の１つである。
Figure 5X は、この問題のスケールの観念を与える。
この図が示すように、
広がりインダクタンスの影響はプレーンが互いに近い時には小さくなる
―― 非常に近い 0V／電源プレーン間隔を使うもう１つの良い理由である。
だが、[25] で述べられているように、 20H 規則は特定の状況においてのみ顕著な利益を与える：
このシリーズで述べられている他のテクニックは、 20H 法が正しく働くのを助けるか、もしくはその必要性をなくす。
これは最良の効果のために SRF を使用する賢い方法であるが、 レイアウトの変更に敏感すぎ、また製造業者の管理下にないかも知れない コンデンサ自身の僅かな変更にも敏感であるため、一般には推奨しない。
非常に単純に言うと、 他の回路領域を保護すべき (あるいは保護されるべき) 回路の領域が パスコンによって完全に囲まれ、その周囲に「パスコン・ウォール」を作る。 それらのパスコンの間隔は小さくなければならず、 その ESL と相互接続インダクタンスは低くなければならない。 それは電源プレーン・アイランドの使用ほど効果的ではないが、 状況によっては有用なテクニックである。
このテクニックの１つの拡張は、その周辺にパスコンの列を配置することによって、 電源プレーンのエッジからのエミッションを低減しようとすることである。 空洞共振の制動 ――dissipative edge 終端 (上の 3.8章を参照) が行なおうとしているように―― を行なう代わりに、このテクニックは、電位差が低減され、 従って放射される電界が低減されるように、その周辺に低インピーダンスを作ろうとする。
この記事の他の箇所で述べたように、プレーン・ペアの間隔の低減は、 EMC 性能のためのデカップリング効果のために様々な利益を持つ ―― パスコンの相互接続インダクタンスを低減し、また分布容量を増加させる。
電源プレーンの両側を 0V プレーンで包むことは、 空洞共振しているプレーン・ペアからのエミッションの低減も助ける [26]。 このテクニックは、0V ガード・トレースを PCB の中央に向けて可能な限り広げる、 [7] の 2.10章で述べた周辺ガード・リング・テクニックを用いる。 極限では、ボードはその両面が 0V プレーンで完全に覆われる。 明らかに、PCB の少なくとも一面には部品が実装されるので、[7] の第6章で述べたような PCB 実装型シールド・カンを用いずに PCB を完全にシールドすることは不可能である。
もう１つのテクニックは、 単にクロックの高調波が 0V／電源プレーン空洞 (あるいは、複数の電源プレーン・アイランドが用いられるならば、それらの空洞) の共振周波数と一致しないことを確かとすることである。
Sanmina-SCI は、２つの製品を提供している： ZBC1000、及び ZBC2000。 ZBC1000 は 1/1000インチの FR4 で分離された２つの銅のレイヤから成る「コア」を用い、 平方インチ当たり 900pF を達成する (メートル法では、厚さはおよそ 25μm で、平方センチメートル当たり 140pF を達成する)。 ZBC2000 は 2/1000インチの FR4 を用い、平方インチ当たり 500pF を達成する (メートル法では、厚さはおよそ 51μm で、平方センチメートル当たり 77.5pF に相当する)。 現在は主として ZBC2000 が用いられているようである。
これらの製品の使用は、 PCB 設計者による PCB レイアウトやガバー・ファイルの修正を必要としない ―― ベア・ボード製造業者は、単にそれぞれの 0V や電源のプレーンを 片面が 0V に、もう片面が電源に接続された、ZBC1000 や 2000 のコアで置き換える。 元々の PCB が１枚の 0V プレーンと１枚の電源プレーンを持つ場合、 ZBC2000 の２つのレイヤの追加の結果は、 500MHz 以上の周波数で良好なデカップリングを与えるために最小限必要であると見なされる、 100 pF/inch2 (150 pF/cm2) の分布容量である [28]。
Figure 5Y は、等間隔の積層による、
また (元々は) 埋め込まれた 0V／電源プレーン静電容量を持たない、
６層板の積層を示す。
そのような PCB は 1990年代には非常にありふれていたが、
今日のより早いスイッチング・エッジの IC を取り付けた時、
それらはおそらくはその高インピーダンスの電源バスのために
良くない EMC 性能を持つであろう。
それぞれのプレーンを、ZBC2000 のような密接したプレーン・ペアに置き換えることは、
それらの電源バス・インピーダンスを劇的に低減し、
少なくとも 1GHz まででエミッションを低減するであろう。
Figure 5Y で示した積層は、EMC のために理想的なものではない。 例えば、それは、電源バス電流を運ぶビア・ホールの長さを低減するために、 新しい 0V／電源プレーン・ペアのそれぞれを PCB のいずれかの面の部品の近くに動かすことによって改善できる。 この点は、このシリーズの第7部でより詳細に述べる。
PCB に埋め込まれた静電容量を得るために 2/1000インチ厚の FR4 のコアを使うことは特許となっており、 従って PCB 製造業者がこの通りのテクニックを使う唯一の合法的な方法は Sanmina-SCI から ZBC 材料を購入することである。 その材料自身は非常に高価なものではないとしても、 ライセンス料を支払わねばならず、これはコストを上昇させる。 それにも関わらず、 ほとんどの／全てのパスコン (「バルク」パスコンを除く) の除去と、 それに伴う回路のために必要な PCB 面積の低減のため、 PCB の総コストはニュートラルである。 多数の部品の削減による、製品歩留まりと現場における信頼性の改善も、 ZBC 製品を用いる財務上の主張を助ける。
だが、異なった厚さのコアを用いてあなた独自の埋め込まれた静電容量を作る、 あるいは 50μm のコアの代わりに 50μm プリ・プレグ層を用いることによって、 特許の侵害を避けられるかも知れない ―― だが、先ず特許弁護士に確認するのが最良である。 そのように薄い厚さの FR4 では、歩留まりを非常に高く保つためには、 その材料の品質や精度、そして取り扱いに際しての清浄度が非常に重要であるので、 この方式を用いる場合には、おそらくは 最低の見積り価格のみに基づいて PCB 製造業者を選択することを避けるべきである。
ZBC は、そもそもは PCB 上の部品の数を削減し、それによって寸法を低減し、 また歩留まりと信頼性を向上する (故障する半田接続が少ないことによる) ために開発された。 Hadco は、かつて、その利用者は ZBC が EMC エミッションを 6〜16dB 向上させていると主張していると言っていた。 だが、埋め込まれた静電容量から最良の EMC 性能を得るためには、 それらの並列共振に伴う電源バス・インピーダンスへのピークの発生を避けるために、 それは (典型的には 4.7μF 以上の「バルク」コンデンサを除く) いかなるディスクリートのパスコンの使用を避けるのにも充分な静電容量を与えるべきである。
残念ながら、IC やその他の部品の過渡電流需要によっては、
150 pF/cm2 (1000 pF/inch2) は
500MHz 以下で良好なデカップリングを与えるためには充分ではないかも知れない。
従って、全てのディスクリートのパスコンを除去できるようにし、
従ってそれらの並列共振を除去するためには、
FR4 よりも高い「k」値の材料を使う必要があるかも知れない。
現在、埋め込まれた静電容量について相当の研究開発が行なわれており、 以下のものを含む、FR4 の代替が開発されている：
高誘電率の誘電体の使用はプレーン・ペアの伝搬速度を低下させ、
その「空洞共振」周波数を低下させ
――我々が本当に望んだことではない――、
所定の周波数範囲でより多くの共振ピークを生じる
――これも、我々が本当に望んだことではない――。
だが、より狭い間隔 ――特に、50μm 以下の間隔―― は空洞の損失を上昇させ、
その「Q」係数を下げ、共振のピーク振幅を低減する。
Figure 5Z は、プレーン・ペアの間隔の低減と、
それらのあいだの誘電体の k の上昇の、
電源バス・インピーダンスに対する影響を示す。
5μm の厚さの C-Ply を用いた試験は、0V／電源プレーン空洞について、 臨界制動 ――全く共振しない―― を意味する Q = 1 を示した。 その k は 21 であるので、そのような薄いレイヤーは 4 nF/cm2 を達成し、 ディスクリートの部品を用いた実際の PCB でかつて達成できたものよりも 遥かに高性能のデカップリングを与える。
そのような薄い誘電体 (絶縁) 層では自ずと降伏電圧についての懸念が生じるので、 ZBC1000 が 2500Vdc 定格で 250Vdc で試験されているが、 ZBC2000 が 500Vdc で試験されていることに注意すると興味深い。 10μm の「FaradFlex」のサンプルの PCB の試験は、それが 500V に耐えたことを示した。 そのような薄い層の耐電圧に関して最も懸念となりそうなものは、 PCB 製造工程の清浄度、 そして (コアではなくプリプレグ層を用いる場合には) 層の位置合わせの精度である。
最近、50 nF/cm2 を達成するテクニックが近いうちに商用化されるであろうと主張され、 富士通は彼らの新しいセラミック粉末技術 [29] は セラミック／ポリマー・コーティングよりも 40% 安価になる筈であると語った。 従って、埋め込まれた静電容量の使用は、25μm 以下の間隔、そして高い k を用いて、 ディスクリートのデカップラ (4.7μF よりも小さいもの) の使用を すぐに削減しそうに見受けられる。 そのような PCB では、 「並列デカップラ」共振は 10MHz よりも下でのみ起きる傾向を持つであろうし、 そのような周波数ではほとんどの PCB の寸法は非常に非効率的な放射器である。
埋め込まれた静電容量に関するより詳しいことは、[30] と [31] を参照されたい。
Maxwell の方程式を単純化したフィールド分析テクニックを用いた コンピュータを用いたシミュレータは、 電源バス・インピーダンスの計算のために常に使用できたが、 それらは通常は熟練したオペレータや非常に強力なコンピュータを必要とし、 そしてその結果は シミュレートされた PCB アセンブリの現実の挙動を反映するとは限らなかった。
だが、EMC シミュレータの発展は急速に進んでおり、 標準的な PC で動く、信頼できる答えを与えるユーザー・フレンドりーなシミュレータは、 今は遠く離れたものではない。 カリフォルニアのサンタ・クララでの今年の IEEE 国際 EMC シンポジウムにおいて、 EMS-PLUS という企業が 現実の電源バス・インピーダンスの安価なシミュレータであると主張する EZ-PowerPlane というものを宣伝していた。 PCB デカップリングの設計を助けると主張するもう１つの製品は、 ScanCAD International の EMI Stream である。 これらの製品のいずれも、シミュレートされた PCB からの 10m の距離でのエミッションを計算するとは主張していないが、 良いデカップリングの達成と、 問題が予期される周波数に周波数スペクトラム上で近い 高インピーダンス共振の回避を助けるものは、 出荷までの時間の低減を助けるに違いない。
設計者は往々にして、管理者 ――技術的なトレードオフを理解せず、 従って彼らの行動が、生産コストと保証コストを増大させるかも知れないのと同様、 彼らが意図したのとは逆の効果を持ち、 実際にプロジェクトのコストと遅延を増大させ得ることを理解しない―― によるコストや時間の圧力のもとにある。 このトピックについてのより詳しいことは、 このシリーズの第1部 [6]、そして第2部 [13] の最後の章を参照されたい。
[2] Keith Armstrong, "Design Techniques for EMC" (in six parts), http://www.compliance-club.com/KeithArmstrongPortfolio
[3] M K Armstrong, "PCB Design Techniques for Lowest-Cost EMC Compliance: Part 1", IEE Electronics and Communication Engineering Journal, Vol. 11 No. 4 August 1999, pages 185-194
[4] M K Armstrong, "PCB Design Techniques for Lowest-Cost EMC Compliance: Part 2", IEE Electronics and Communication Engineering Journal, Vol. 11 No. 5 October 1999, pages 219-226
[5] "EMC and Electrical Safety Design Manuals", a set of four volumes edited by Keith Armstrong and published by York EMC Services Ltd., 2002, ISBN 1-902009-07-X, sales@yorkemc.co.uk, phone: +44 (0)1904 434 440.
Volume 1 - What is EMC? ISBN 1-902009-05-3
Volume 2 - EMC Design Techniques - Part 1 ISBN 1-902009-06-1
Volume 3 - EMC Design Techniques - Part 2 ISBN 1-902009-07-X
Volume 4 - Safety of Electrical Equipment ISBN 1-902009-08-8
[6] Keith Armstrong, "Advanced PCB Design and Layout for EMC - Part 1: Saving Time and Cost Overall", EMC & Compliance Journal, March 2004, pp 31-40, http://www.compliance-club.com/KeithArmstrongPortfolio.
[7] Keith Armstrong, "Advanced PCB Design and Layout for EMC - Part 4:Reference planes for 0V and power", EMC & Compliance Journal, September 2004, pp 29- 42, http://www.compliance-club.com.
[8] Xilinx, "Powering Xilinx FPGAs", Application Note ref: XAPP158 (v1.4) Feb 6, 2001, http://www.xilinx.com
[9] Xilinx, "Power Distribution System (PDS) Design: Using Bypass/Decoupling Capacitors", Application Note ref: XAPP623 (v1.2) June 11, 2003, http://www.xilinx.com
[10] AVX, "Low Inductance Capacitors - Product Brochure", available from: http://www.avxcorp.com/prodinfo_productdetail.asp?I=35 &ParentID=75 (or Google for `interdigitated capacitors')
[11] For example the on-line inductance calculators kindly provided by the EMC Laboratory at the University of Missouri-Rolla at http://emcsun.ece.umr.edu/new-induct
[12] Theodore M Zeef, Todd H Hubing, Thomas P Van Doren, David Pommerenke, "Analysis of Simple Two-Capacitor Low-Pass Filters", IEEE Transactions on Electromagnetic Compatibility, Vol. 45, No. 4, Nov 2003, pp 595-601
[13] Keith Armstrong, "Advanced PCB Design and Layout for EMC - Part 2: Segregation and interface suppression", EMC & Compliance Journal, May 2004, pp32-42, http://www.compliance-club.com/KeithArmstrongPortfolio.
[14] Douglas G Brooks, "ESR and Bypass Capacitor Self Resonant Behaviour - How to Select Bypass Caps", UltraCAD Design Inc., available from http://www.ultracad.com.
[15] X2Y Attenuators LLC, "X2Y(R) Solution for Decoupling Printed Circuit Boards", application note ref: Note# 1007, V 1.8, 8/26/03, available from www.x2y.com.
[16] Shim, Hwan H, Theodore M Zeeff, Todd H Hubing, "Decoupling Strategies for Printed Circuit Boards without Power Planes", IEEE International EMC Symposium, 19-23 August 2002, Minneapolis, Minnesota, pages 258-261 in the symposium record.
[17] C N Olsen, T P Van Doren, T H Hubing, J L Drewniak, R E Dubroff, "Improving the High-Frequency Attenuation of Shunt Capacitor Low-Pass Filters", IEEE International EMC Symposium, Montreal, August 13-17 2001, Symposium Record ISBN 0-7803-6569-0, pp 487-489.
[18] D L Sanders, J P Muccioli, A A Anthony, D J Anthony, "X2Y(R) Technology used for Decoupling", IEE seminar, "New EMC Issues in Design: Techniques, Tools and Components", Qinetiq, Farnborough UK, 28 April 2004, Seminar record: ISBN 0-86341-401-X, pp15-20, sales@iee.org. [20] Douglas Brooks, Todd Hubing, "Bypass Capacitors - An Interview with Todd Hubing", UltraCAD Design Inc., available from http://www.ultracad.com. This article also appeared in Printed Circuit Design Magazine, March 1998.
[21] Keith Armstrong, "Advanced PCB Design and Layout for EMC - Part 2: Segregation and Interface Suppression", EMC & Compliance Journal, May 2004, pp 32- 42, http://www.compliance-club.com/KeithArmstrongPortfolio.
[22] Juan Chen, Todd H Hubing, Thomas P Van Doren, Richard E Dubroff, "Power Bus Isolation Using Power Islands in Printed Circuit Boards", IEEE Transactions on Electromagnetic Compatibility, Vol. 44, No. 2, May 2002 pp 373-380.
[23] Wei Cui, Juan Fan, Yong Ren, Hao Shi, James L Drewniak, Richard E Dubroff, "DC Power Bus Noise Isolation with Power-Plane Segmentation", IEEE Transactions on Electromagnetic Compatibility, Vol. 45, No. 2, May 2003 pp 436-442.
[24] Syed A Bokharis, Istavan Novak, "Effect of Dissipative Edge Terminations on the Radiation from Power/Ground Planes", IEEE International EMC Symposium, 21-25 August 2000, Washington DC, Symposium Record ISBN 0-7803-5677-2, pp 735 - 737.
[25] Mark I Montrose, Liu Enxiao, Er-Ping Li, "Analysis on the Effectiveness of Printed Circuit Board Edge Termination using Discrete Components Instead of Implementing the 20-H Rule", IEEE International EMC Symposium, 9-13 August 2004, Santa Clara, California USA, Symposium Record ISBN 0-7803-8443-1 (CD-ROM: ISBN 0-7803-8444-X), pp 45-50.
[26] Sergiu Radu, David Hockanson, "An Investigation of PCB Radiated Emissions from Simultaneous Switching Noise", IEEE International EMC Symposium on EMC, Seattle, August 1999, Symposium Record ISBN 0-7803-5057-X pp 893-898.
[27] Sanmina webpage on PCB fabrication including brochure on Hadco buried capacitance and a licensee list: http://www.sanmina-sci.com/Solutions/pcb_fab.html
[28] Henry W Ott, "Decoupling", http://www.hottconsultants.com/techtips/decoupling.html
[29] Electronics Weekly, 18 August 2004 page 3 and 1st September 2004 page 7, http://www.electronicsweekly.com
[30] Todd Hubing, M Xu, J Chen, T Van Doren, R DuBroff, "Printed Circuit Board Power Bus Decoupling Using Embedded Capacitance", EMC Europe 2000, Brugge, 11-15 September 2000, Symposium Record ISBN 90-76019-14-2, pp 639-642.
[31] Minjia Xu, Todd H Hubing, Juan Chen, James L Drewniak, Thomas P Van Doren, Richard E DuBroff, "Mitigating Power Bus Noise with Embedded Capacitance in PCB Designs", IEEE International EMC Symposium, Montreal, August 13-17 2001, Symposium Record ISBN 0-7803-6569-0, pp 496-500.
[32] Keith Armstrong, "Advanced PCB Design and Layout for EMC - Part 3: PCB-to-chassis bonding", EMC & Compliance Journal, July 2004, pp 34- 43, http://www.compliance-club.com/KeithArmstrongPortfolio
I would like to reference all of the articles, papers, application notes and textbooks that back-up the techniques described in this series, but the reference list would take longer to write than this series! However, I must mention the papers presented at the annual IEEE International EMC Symposia organised by the IEEE's EMC Society (http://www.ewh.ieee.org/soc/emcs), especially the dozens of wonderful papers by Todd Hubing and his staff and students at the University of Missouri-Rolla EMC Lab (http://www.emclab.umr.edu), and papers by Bruce Archambeault of IBM and the EMC experts at Sun Microsystems.
Many other contributors to the IEEE EMC Symposia, and other conferences and symposia and private correspondence are far too numerous to be named here, but the following stand out: Tim Williams of Elmac Services, http://www.elmac.co.uk; Mark Montrose of Montrose Compliance Services, http://www.montrosecompliance.com; John Howard, http://www.emcguru.com; Tim Jarvis of RadioCAD, http://www.radiocad.com; Eric Bogatin of Giga-Test Labs, http://www.gigatest.com; and dozens of application notes from National Semiconductor; Rambus Corp.; California Micro Devices; Intel; IBM; Cypress Semiconductor; Xilinx; Sun; Motorola; AVX; X2Y Attenuators; Giga-Test Labs; Ansoft and Flomerics. I apologise to the very many excellent people and companies that I have had to leave out of this list.
Some other useful textbooks are:
[A] Mark I. Montrose, "EMC and the Printed Circuit Board, design, theory, and layout made simple", IEEE Press, 1999, ISBN 0-7803-4703-X
[B] Mark I. Montrose, "Printed Circuit Board Design Techniques for EMC Compliance, Second Edition", IEEE Press, 2000, ISBN 0-7803-5376-5
[C] Howard W Johnson and M Graham, "High Speed Digital Design, a Handbook of Black Magic", Prentice Hall, 1993, ISBN 0-1339-5724-1
[D] Howard W. Johnson, "High Speed Signal Propagation: Advanced Black Magic", Prentice Hall, 2003, ISBN 0-1308-4408-X
これは、Keith Armstrong 氏が EMC+Compliance Journal 上で発表した文書を、 その許諾を得て T. Sato が翻訳したものです。 この翻訳については、原著者らはいかなる責任も持ちません。 これについての意見、質問などは VEF00200@nifty.com (T.Sato) 宛にお送り下さい。
Last update: 2005-10-24