これら３つの電流「ノイズ」
――そしてそれが電源バスのインピーダンスを通して流れることによって生じる電圧ノイズ――
の発生源は、Figure 5A に示す。
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翻訳: T. Sato
これらの PCB テクニックは、以下のことが望ましい場合に有用である：
このシリーズでカバーするトピックは：
同じ著者による 1999年 の EMC & Compliance Journal の以前のシリーズ、 「Design Techniques for EMC」[1] は PCB の設計とレイアウトに関する章 (「Part 5 - PCB Design and Layout」, October 1999, page 5〜17) を含んでいたが、 EMC のための最も基本的な PCB テクニック ――それらがどれだけ単純であるかとは無関係に、全ての PCB が従うべきもの―― をカバーしただけである。 このシリーズはウェブ上に掲載され、 このウェブ版はこれまでのあいだに著しく改善された [2]。 この著者による他の記事 (例えば [3] [4]) も EMC のための基本的な PCB テクニックを扱っている。 このシリーズは、これらの記事の基本的な設計情報を繰り返しはしない ―― それは、その上に構築される。
上述の記事と同様、このシリーズはこれらのテクニックがなぜ働くかには煩わされず、 単にそれらのテクニックとそれらがどのような時に適当であるかを述べるであろう。 だが、これらのテクニックは世界中の様々な設計者によって実際上良く証明されており、 それらが働く理由は学界では理解されているので、信頼して使用することができる。 このシリーズで述べられるそれほど証明されていないテクニックは少数であり、 これはそれが適当であれば明記されるであろう。
これら３つの電流「ノイズ」
――そしてそれが電源バスのインピーダンスを通して流れることによって生じる電圧ノイズ――
の発生源は、Figure 5A に示す。
「浮遊」容量は、デバイスの端子、リード・フレーム、ボンディング・ワイヤ、 そして内部の半導体に関係する静電容量に伴って、 全ての信号負荷 (例えば、CMOS IC や演算増幅器の入力) に不可避に関係する。 これに、PCB 自身のトレースやパッドの浮遊容量を加えざるを得ない。 関係する静電容量は非常に小さく、往々にして合計で数十 pF に過ぎない。 デジタル信号の遷移時間が減少を続けると (このシリーズの第1部 [6] を参照)、 負荷に関係する静電容量の充放電によって生じる過渡電流は増加し、 電源バスからのエミッションのレベルを増大させる。
「貫通」電流は、トーテム・ポール型のドライバ回路によって、 そのスイッチングの瞬間に生じる。 極めて短い時間、トーテム・ポールの上側と下側のトランジスタが共に「オン」し、 瞬間的に電源バスを短絡させる。 上側と下側のデバイスの導通時間が重ならないようにトーテム・ポール駆動回路を設計でき、 電源バスが短絡された時に流れる非常に高い電流によるデバイスの実際の損傷を防ぐために これはしばしば高電力スイッチ・モード・コンバータで行なわれるが、 デジタル IC ではあまり行なわれていない。 結果的な電流の経路のインダクタンスが、 貫通期間がそこまで短くなかったならば非常に高いレベルに到達したであろう 貫通電流の立ち上がりのレートを制限する。
現代的な 74HC グルー・ロジック・デバイスの貫通電流は、 30MHz よりも上の周波数において、 その出力信号を駆動することによって生じる電流変動を 15dB 程度超えることがある。 そして、そのデータ・シートの 5ns (最大) という立ち上がり／立ち下がり時間の規定にもかかわらず、 600MHz まで (そして、それよりも高いかも知れない) 周波数まで、 これらのノイズ電流の双方が相当のレベルで存在し得る。
IC 内の電源バスに関係するインダクタンスは、 その内部の 0V と電源電圧基準に (PCB に対しての) 電圧ノイズを出現させる。 これらのノイズは、「グランド・バウンス (ground bounce)」、及び 「レール・バウンス (rail bounce)」 (時には「レール・コラプス (rail collapse)」) と呼ばれる。 これらのノイズはその IC の全ての入出力ピンに現われるので、 デバイスやそれが実装される PCB からの同相ノイズ・エミッションに寄与する。 低いグランド・バウンスやレール・バウンスを持つように IC を設計し、 あるいは選択することは、PCB の良い EMC 性能のためにも重要となり得るが、 デバイスの選択はこの記事のシリーズの主題ではない (代わりに [1] や [2] を参照されたい)。
コア・ノイズは、非常に高い速度で動作する半導体のコアを持つ、 マイクロプロセッサや FPGA などのような VLSI IC の特徴である。 これらの内部回路は、内部の容量性負荷への信号を駆動しなければならず、 貫通電流の影響を受けることがあり、その過渡電流需要は IC の総電流変動に加算される。 コア・ノイズ電流の周波数は通常は他の２つが生じるものよりも遥かに高く、 例えば、Xilinx FPGA の一部のコアは 50ps の持続時間の電源電流需要を持ち得る ―― 少なくとも 13GHz まで広がるノイズ周波数スペクトラムに相当する。
磁界エミッションは、直流電源電流ループで囲まれる面積を 可能な限り小さくすることによって対処される。 0V と電源がトレースで供給される場合、 これらのトレースは可能な限り接近させなければならず、 通常は 0V と電源のトレースをその全長にわたって隣接させて、 あるいは対向させて引き回すことによって達成される。
だが、このシリーズの第4部 [7] は PCB 0V プレーンが様々な理由のために EMC のためにいかに重要であるかを示し、 0V プレーンがある場合、 直流電源「バス」トレース (しばしば、電源バス、あるいは電源レールと呼ばれる) を 0V プレーンに隣接する PCB レイヤに引くことによって小さい電流ループを達成する。 より狭いレイヤ間隔は、より小さいループ、そしてより低いエミッションを意味する。
[7] は、隣接したレイヤのプレーンを 0V と電源の配電の双方に使用する、 0V／電源プレーン・ペアの使用にも言及している。 PCB 積層内でのこのテクニックの使用は、可能な最小の電流ループ面積を達成する。 より近い 0V／電源プレーン間隔は、 さらに小さいループ面積、そしてより低い磁界エミッションを意味する。
電界エミッションは、電源バスのインピーダンス ――変動電流を流す IC やトランジスタの接続の点における―― を、関係する全ての周波数で可能な限り低くすることによって対処される。 より小さい電圧変動はより低い電界エミッションの発生を与えるであろうことから、 これは変動する直流電流によって引き起こされる変動電圧の振幅を低減することを目指す。 接続箇所における低インピーダンスを達成する古典的な方法は、そこにコンデンサ ――デカップリング・コンデンサ、あるいはパスコンとして知られる―― を取り付けることである。 また、電源バスとその 0V リターンとのより狭い間隔は、 ある電源バス雑音電圧について、放射される電界の量を低減する。
0V／電源プレーン・ペアの分布容量は、 プレーンの (トレースに対して) 低い直流抵抗に、 また２つの隣接したプレーンのあいだの高い相互インダクタンスに助けられて、 電源バスの低いインピーダンスを達成するもう１つの方法である。 0V／電源プレーンのより狭い間隔は、通常は電源バスのより低いインピーダンスを意味する。
残念ながら、パスコンは完璧なコンデンサではなく、 0V／電源プレーン・ペアは慎重に設計されなければ問題を引き起こし得る ―― 結果として、現代的な PCB を効果的にデカップリングすることは困難な作業となり得る。 この記事の残りは、これらの点と、現在それらがどのように乗り越えられているかを調べる。 そして、FR4 やスルー・ホール・プレート (THP) PCB が今日そうであるように、 ――HDI (このシリーズの、第4部 [7] の第5章、及び第7部を参照) と共に―― 数年後には遍在的で「普通」になるであろう、コンデンサ埋め込み技術の説明へと続く。
バイパスはデカップリングのもう１つの用語であり、
バイパス・コンデンサはデカップリング・コンデンサのもう１つの表現である。
部分的には「decap」は「bypasscap」よりも良い略語であるという理由から、
このシリーズは「バイパス」の用語を使わない。
【訳註 ― この和訳では「decap」を「パスコン」と訳している】
半導体産業による持続的なダイ・シュリンク (「ムーアの法則」) に伴って
現在デジタル IC で達成されている非常に高いスイッチング速度のため、
Figure 5B で示すように、パスコンはそれぞれの IC
(古風なグルー・ロジックでさえも) のそれぞれの電源ピンに必要となっている。
そして、回路がデジタル、アナログ、無線周波、あるいはスイッチ・モードのいずれであっても、 エミッションとイミュニティの性能を向上するために、 少なくとも変動電流が電源バスから流れ出るその他の場所のそれぞれにもパスコンが必要である。
それらがどの直流電圧に接続されるとしても、 全てのパスコンはそれらのデバイスが属する回路が使用する 0V プレーンに接続すべきである。 (0V プレーンの電気的に絶縁された領域に対してどのようにすべきかを含む、 0V プレーンについてのより詳しいことは [7] を参照。)
それが信号と電源のいずれを運んでいるとしても、
パスコンをそれぞれのボード外コネクタの近くに付けることも EMC を助ける。
そして、演算増幅器やコンパレータの回路の電圧基準ノードに、
そして A/D コンバータや D/A コンバータの電圧基準ピンにパスコンを取り付けることも、
機能性を向上し、EMI に対する耐性を向上することを助ける。
上記の３つのパスコンの位置は、 それらが電流ループの可能な最小の大きさを達成することから、 非常に高い周波数の制御において最も効果的である。 従って、デバイスを設計し、あるいは FPGA や ASIC や MCM を設計する時、 可能な限り多くのデカップリング・コンデンサが シリコン・チップの中や MCM の上に埋め込まれているならば、 PCB 電源バスのデカップリングの設計を容易にする (そしてコストを下げる) であろう。
使用されるディスクリートのパスコンが、非常に低い ESL ――例えば AVX の IDC や LICA デバイス、 そして X2Y(R) デバイス (2.4章を参照) によって達成されるような―― を持つことが非常に重要である。 このトピックをこれ以上掘り下げることは、この記事のスコープから外れるであろう。
ΔV は IC を正しく機能させ続けるであろう 実際の電源バス電圧からの最大許容低下量をボルトで表したものであり、 最悪条件の電源バス電圧から容易に計算される (通常の初期許容差、温度係数と動作温度範囲、経時変化、 電源バスと IC のあいだの抵抗に伴う電圧降下、 そして IC のデータ・シートからの最小動作電圧を考慮に入れて)。 I はアンペアで表した最大電流需要であり、 Δt はこの需要が存在する時間である。 問題は、 それがデバイスの動作モードやそれが駆動する負荷に依存する変動する量であるために、 現代的な VLSI デバイスに対する I・Δt を規定することが難しいことである。 だが、IC が代表的な最悪条件で動作している時に、 高周波電流プローブを用いて IC の過渡電流需要を測定することが可能かも知れない。
グルー・ロジックのデカップリングのためには 10nF で充分であるとわかることがあるが、 ほとんどの VLSI デバイスはより多くを必要とし、 大抵は製造業者はその大きさを推奨するであろう。 例えば、Xilinx [8] は、 m を IC の電源ピンにおける電源バス電圧の最大許容変化率として、 1 / m に「等価スイッチト・キャパシタンス」を乗じたものよりも 充分に大きいことを推奨している。 等価スイッチト・キャパシタンスは、 P を IC の総消費電力、V をその直流供給電圧、 f をクロック周波数として、 P / f V2 によって定義される。
Xilinx は、等価スイッチト・キャパシタンスが決定されたならば、 その IC で必要な総静電容量を見出すために 1 / m よりも大きい値を乗じ、 当該の電源バスに接続されるそれぞれのピンの近くに配置する静電容量の値を見出すために この合計を同一の電源バスに接続される電源ピンの総数で割ると言っている。
大きな問題は、使用されるパスコンの種類、及び／もしくは パスコンとそれに関係する IC とで作られる電流ループのインダクタンスが、 デバイス電源バス電流に高速な変動がある時に パスコンが効果的となるのを妨げ得るということである。 そのため、良い VLSI 製造業者は、 通常は彼らのデバイスをどのようにデカップルするかの豊富なデータを提供する (例えば、Xilinx からの [9])。
2.3章でのデカップリングに関する議論は信頼できる機能のためのデカップリングに集中したが、 PCB レベルでの EMC 性能を向上させるためのデカップリングは遥かに困難である。 従って、IC 製造業者のアプリケーション・ノートやその他のデカップリングのアドバイスは、 この記事の残りで述べる最新の EMC プラクティスほど良くないかも知れないことに 注意されたい。
プラスチック誘電体は誘電吸収の影響を受け、 これはその蓄積電荷の全てが即座に使用できるわけではないことを意味する。 一部の誘電体 (例えば、テフロン、ポリカーボネート) は他のものよりも良いが、 それらはより高価であり、 一般的な安価なポリエステル誘電体は 数 MHz よりも上では周波数の上昇に従って徐々に悪化する。 プラスチックのパスコンは、それらが作られる方法のため、 MLCC よりも高い ESL を持つ傾向も持つ。
固体タンタルを含む電解コンデンサは、 電荷を蓄積するために化学変化に頼っており、最近まで、 プラスチックやセラミックのものよりも高い蓄積電荷密度を持つことを評価されてきた。 電荷が放出される前にそれらの中で化学変化が起きることを待たねばならないことは、 それらの実際的な使用を 1MHz 以下に制限する。 電解コンデンサは、その内部構造のため、MLCC よりも高い ESL を持つ傾向も持つ。
近年、MLCC に著しい発展があり、極小の 0201 パッケージ・サイズの、 非常に良い X7R、及び／もしくは Z5U の誘電体の 100nF のものを、 いくつかのサプライヤから入手できるようになっている。 その MLCC のより低い内部インピーダンスは、 ５倍大きい容量を持つ電解コンデンサと同程度に良く 低周波をデカップリングすることを可能とするので、 100nF MLCC で 470nF 電解コンデンサを置き換えられることがある。 今日、電解コンデンサを使う唯一の理由は、高電圧のデカップリング、 あるいは最低のコストが寸法、重量、そして信頼性よりも重要な場合である。
パスコンの ESL は、パスコン、それと関係する IC、 そしてそれらのあいだの相互接続を含む電流ループのインダクタンスに大きく寄与する ―― 2.5章と下の Figure 5C を参照。 この電流ループのインダクタンスを低減することが非常に重要であり、 従って低 ESL のパスコンを使うことが非常に重要である。
より小さい、及び／もしくはより背の低い表面実装 MLCC は、 より低い ESL を持つ傾向がある。 標準的な３端子貫通コンデンサをより低い ESL を達成するために使うことができ、 X2Y Attenuator は低 ESL パスコンのもう１つの最近の発展であり、 双方は下の 2.10章でより詳しく述べる。
「リバース・アスペクト」MLCC はメタライズされた端子を その長辺 ――表面実装コンデンサでより普通であるような短辺の代わりに―― に沿って持ち、これはその ESL を低減する。 例えば、0508 や 0306 スタイルはリバース・アスペクト・パッケージ (より普通な 0805 や 0603 の代わりの) を示す。 AVX は、0805 MLCC は 1nH 程度の ESL を持つが、 0508 は 400pH 程度、0306 は 325pH 程度の値を持つと言っている [10]。
AVX は、リバース・アスペクト・コンデンサよりも低い ESL を与える、 「interdigitated capacitors」 (IDC)、及び「low inductance chip arrays」 (LICA) も提供する。 例えば、[10] は、0508 IDC は 100pH 以下、 LICA (ボール・グリッド・アレー方式を用いる) は 30pH 以下の ESL を持つと言っている。
磁界と電界のエミッションの最大の低減を得るために、
パスコンとそれがデカップリングするデバイスとで作られる
電流ループで囲まれた面積を最小としなければならない。
このシリーズは PCB における高度な EMC テクニックについてのものであるので、 この記事は PCB で (少なくとも) 高インテグリティの 0V プレーン ([7] を参照) が 用いられていることを仮定する。 Figure 5C は我々が関心を持つ電流ループの回路を示し、 Figure 5D は適切なレイアウトを示す。
既に述べたように、パスコンと IC のあいだの完全な電源電流ループが重要であり、 これはリード・フレーム、ボンディング・ワイヤ、そして IC のシリコンを含む。 我々は IC 内の電源電流が取る経路を知らないことも多いので、 この記事はそれを無視する。 だが、デバイスを選択し、あるいは FPGA や ASIC を設計する時、 PCB レベルで良い EMC 性能を達成するために PCB 設計者が充分に良くデカップリングすることを、 その内部電源バスで作られるインダクタンスが妨げないことを確かとすることが重要である。 ボール・グリッド・アレー (BGA) の一部は、まさにこの目的のために、 0V や電源の接続のみのために用意された何百ものピンを持つ。 低プロファイル IC (BGA のような)、及び／もしくは内部 0V プレーンを持つ IC は、 通常は PCB デカップリングの助けとなるであろう。 それらが IC とパスコンのあいだに加えるインダクタンスは PCB デカップリングが EMC の目的で効果的となることを妨げるので、 通常、IC ソケットは使うべきではない。
単純な二次元の形状の電流ループのインダクタンスは、標準的な式を用いて容易に計算できる
―― だが、インターネット上で気前良くフリーで提供されている
オン・ライン計算プログラム [11] を用いた方がずっと早いので、それらはここでは示さない。
実際のパスコン‐IC 電流ループは通常は三次元であり、
それらが作る複雑な形状のインダクタンスは
フィールド・ソルバ (後述) なしで決定することは困難になり得る。
パスコン‐IC 電流ループのインダクタンス
――そしてディスクリートのパスコンの内部インダクタンス―― を低減する方法は、
この記事の残りでカバーされる。
最小のパスコン‐IC 電流ループ・インダクタンスは、
低い値の ESL を持つパスコンの選択、
そして IC (あるいはその他のデバイス) への相互接続のインダクタンスの最小化
によって達成される。
0V プレーンと電源トレースの場合、
最小の相互接続インダクタンスを達成するレイアウトは Figure 5D に示す。
パスコンの電源端子は、IC とパスコンの間隔を最小として、
IC の電源ピンと同一のパッドを共有する。
0V プレーンはコンポーネントが実装される表面のレイヤの次のレイヤであるべきであり、
全てのコンポーネントは最短で幅広のトレース
(それが実際的であれば、パッド内ビア) を用いてそれに接続されるべきである。
0V プレーンから PCB の部品面へのより狭い間隔は、
その相互接続のインダクタンスをさらに低減するであろう。
パスコンが電源バスからノイズを除去することを助けるために、
電源からの電流が IC に到達するためにパスコンのパッドを横切って流れることは助けとなる。
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パスコンを何らかの理由で電源ピンから離さなければならないために 同一のパッドを共有することが不可能であるならば、 Figure 5F に示すように IC とパスコンのあいだのトレースの代わりに小さい銅の領域 (小さい電源プレーン) を 用いることによってパスコンの相互接続インダクタンスを低減することが最良である。 前と同様、0V プレーンはその小さい電源プレーンに隣接したレイヤになければならず、 これらの２つのレイヤのあいだの狭い間隔は相互接続インダクタンスを低減するであろう。
0V プレーンのために用いられるレイヤを規定する理由は、 それらを隣接するレイヤに置き、 「送出」電流と「還流」電流のあいだの相互インダクタンスを最大とすることによって、 パスコンの相互接続インダクタンスが顕著に低下するためである。 これらのレイヤのより近い間隔はそれらの相互インダクタンスを増加させ、 これは総ループ・インダクタンスを低減する。 この点は、以下の第3章でより詳細に述べる。
0V と電源のプレーンによって PCB 上の電流ループの面積の低減を助けるためには、 デカップリングされる IC が 0V プレーン・レイヤに最も近い場合、 そのパスコンはその電源ピンに最も近くなるように配置すべきである。 だが、もし IC が電源のトレースやプレーンが引かれるレイヤに最も近い場合、 パスコンはその 0V ピンに近いべきである。
低電源バス・インピーダンスの達成を助けるために、 製造業者によっては PCB 自身の内部にパスコンを埋め込む。 高誘電率の特別な絶縁材の小さい領域と銅の面とで平行平板コンデンサを作る者もある。 他の者の一部は、PCB に楕円形の穴を掘り、その底を滅金し、 その穴の内部にディスクリートのパスコンを半田付けすることによってそれを行なう。 これらはいずれも、一般的な使用には推奨できない、 高価な、及び／もしくは疑問のあるテクニックである。
パスコンの相互接続によって囲まれる面積や体積の低減は、
デジタルに限らず、全ての種類の回路のために重要である。
アナログ回路をデカップリングする場合、デカップリングの基本的な課題は、
通常は安定性、電源ノイズの除去、そして EMI へのイミュニティである。
低周波計装やオーディオ回路のために用いられる演算増幅器は、
通常はそれぞれの電源ピンに 100nF の積層セラミック・パスコンを用いるが、
高い周波数や RF のデバイスは安定のために 10nF や 1nF を用いる必要があるかも知れず、
広範囲の周波数にわたって低電源バス・インピーダンスを維持するために
以下で述べるものと同様のテクニックを必要とするかも知れない。
直列共振回路は、そのインピーダンスが最小となる
(回路の抵抗のみで制限される) 自己共振周波数 (SRF) を持つ。
この周波数は、LTOT をパスコンに関係する総インダクタンス
(コンデンサの ESL と相互接続インダクタンスを加えたもの ―― Figure 5C 参照) として、
fSRF = 1 / 2π√(LTOT C) である。
ヘンリー (H) で表した LTOT とファラッド (F) で表した C は、
fSRF を Hz で与える。
fSRF よりも上では、
パスコンのインピーダンスは単に 2πf LTOT となり、
周波数の上昇に応じて増加する。
Figure 5G は、
1nH 程度の ESL を持つ平均的な 0805 や 0603 のパスコンのいくつかの例と、
2nH の LTOT を達成する良いパッド・パターン ([7] の Figure 4H より)
を仮定しての、直列共振特性を示す。
Figure 5G の点線は、電流ループのインダクタンスが全くないと仮定して、 理想的なパスコンの自己インピーダンスの周波数の上昇に伴う持続的な低下を どのように予期できるかを示す。 だが、その実線は、SRF において、実際のパスコンが 同一の値の理想的なコンデンサよりも低いインピーダンスを持ち得ることを示す。 Figure 5G は、SRF よりも上の周波数において、 パスコンのインピーダンスが完全に LTOT によって規定されることも示す。
現代的な IC は 300MHz よりも上の周波数において著しいレベルのエミッションを生じるほど早くスイッチするので、 Figure 5G は LTOT を最小化することがいかに重要であるかを示す。
この記事の残りは、電源バスのデカップリングにおける
インダクタンスの問題を乗り越えるための設計テクニックを含む。
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Figures 5H や 5J に示すように それぞれの電源ピンと電源のあいだにフェライト・ビーズを追加することは、 ノイズ電流のより多くがパスコン‐デバイスの組に局所的なままとなるように 電源の RF インピーダンスを増加させることによって、エミッションを低減させ得る。 パスコンと IC のあいだの電流ループの最長寸法が波長 (λ) の 1/4 よりも小さい限り、 エミッションはフェライトがない場合に生じるものよりも低くなるであろう。 (FR4 での 1GHz の λ/4 は 37mmである。)
この目的のために用いられるフェライト・ビーズは、どれだけ小さいとしても、 フェライト・コアに巻かれたインダクタではなく、RF 抑制デバイスであるべきである。 関心のあるエミッション (あるいはイミュニティ) 周波数で 他よりも効果的な特定の種類のフェライト・ビーズを選択することが、往々にして可能である。
フェライト・ビーズ‐パスコンの組み合わせは、
IC からのノイジーな電流をメイン電源バスから締め出すことを助ける
低域通過フィルタとして考えられる。
このテクニックが用いられる時、IC の一部
――例えば、クロック発生器やクロック・バッファ――
のみが IC の直流レールにフェライト・ビーズを必要とすることがわかるかも知れない。
また、一部の IC が、その抵抗が大きすぎることから、
電源バスにフェライトを用いることができないこともわかるかも知れない
(IC 製造業者のアプリケーション・ノートを確認する)。
この問題に対処する１つの方法は [12] で述べられ、 これはこのシリーズの第2部 [13] でも述べた。 電源トレースに沿って、可能な限り離して ――だが、関係する最大の周波数におけるその PCB 誘電体上での波長の 1/10 よりも離さずに―― ２つのパスコンが用いられる ([13] の Figure 2V を参照)。 波長は、f を MHz での周波数、k (しばしば k の代わりに εr が用いられる) を PCB 基板の比誘電率として、 300 / f √k によってメートルで与えられる。 FR4 の 1MHz 以上の周波数での k は通常は 4.0 であり、 従って PCB の FR4 誘電体と 300MHz の最大周波数について、 ２つのパスコンの最大間隔は 50mm となろう。
これらの２つのループのあいだに達成される物理的な分離が損なわれないように コンポーネントの配置とトレースの引き回しが慎重に行なわれたならば、 入力と出力の電流ループのあいだの相互インダクタンスは著しく低減される。 ２つのパスコンの間隔の λ/10 以下への制限は、 これも入力と出力のループに非常に密に結合するであろうことから、 それらの２つのパスコンのあいだに新たに作られた電流ループが共振することを防ぐ。 明らかに、このテクニックは、ノイズのさらに良いフィルタを得るために、 電源トレースに沿った３つ以上のパスコンを用いることができる。
n 個の同一のパスコンが並列にされた時、 それらが達成するインピーダンスは低減される。 その低減はそれらの他のものに対する配置に依存するが、 単一のパスコンのインピーダンスの 1 / n 倍の低減が達成可能である。 従って、同一の ESL の 10個のパスコンは、 単一のパスコンの 1/10倍のインピーダンスを持つように構成できる。
複数のパスコンを配置する最も自明な方法は、 それらの 0V 接続全てを同じ側にして、隣接させて並べることである ―― だが、これは必要なインピーダンス低減を与えないであろう。 それらの電流は同一の方向となり、 それらの部品は顕著な相互インダクタンスを持つのに充分に近いので、 総インピーダンスの低減は 1 / n ほど大きくはないであろう。 そのような規則的なレイアウトにおいては、 それらの相互インダクタンスを最小限とし、 従って総インダクタンスを最小限とするために、 それらの部品は遠く離すべきである。
だが、それらの本体を流れる電流によって生じる磁束が打ち消し合うように仕組めるならば、
それらの部品は互いに近接して配置できる。
以下の Figure 5P は、２つだけのパスコンでの、このテクニックの例を示す。
Figure 5K は５つのパスコンを用いた時にこのテクニックをどのように適用し得るかを示すが、
このテクニックを使うことを計画するのであれば、
Dell の特許 #6,337,798 を侵害しないように注意されたい。
パスコンとして使用される X2Y(R) Attenuator (2.10章参照) は それらの相互インダクタンスが総合的な効果を損なうことなく 同一の向きに近接して並べることができると主張されるが、 これはそれぞれの部品のための 0V ビア・ホールの同一で対称な配置を必要とする。
執筆の時点で、パスコンを並列にする際の値について２つの矛盾する勧告がある
―― 一部の専門化は同一の値を推奨するが、他の者は様々な値の使用を推奨する。
だが、彼らの全ては、最小の ESL のパスコンを選択し、
パスコンの相互接続のインダクタンスを最小とすることが重要であることには同意している。
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同一の種類と値のパスコンを使用することは、 異なった SRF のパスコンが用いられた場合に生じる並列共振の問題を回避する。 Figure 5M は、Figure 5L と同一の条件で、 ３つの異なった値のパスコンが並列にされた時に生じることを示す。 直列共振周波数のそれぞれのペアのあいだで、高いインピーダンスの並列共振が生じる ―― 我々が望んだことではない。
Figure 5M で図示された影響は パスコンのために静電容量と ESL のみを含む単純なモデルを使った SPICE を用いて 容易にシミュレートでき、 多くの設計者はこれを異なったパスコンの値を並列に用いない良い理由として扱う。 だが、同一の値を用いた場合よりも良い総合性能を与えるかも知れない 総電源バス・インピーダンスを達成するために、 いくつもの異なった値を用いることが可能である。 そのアイデアは、より低いインピーダンスを得るために直列共振を広い範囲にばらまき、 並列共振が非常に高いインピーダンスを達成できないように 互いに充分に近い値を選択することである。
Figure 5N は、 100〜1nF の範囲の 10個のパスコンを用いたそのようなデカップリング回路の例を示す (総合的な ESL の 1 / n の改善を達成するために最適に配置されていると仮定して ―― Figure 5K 参照)。 10個の同一の 10nF のコンデンサの総合的なインピーダンス (Figure 5L より) が、 対比のために示されている。
Figure 5N は、ごく近い値のパスコンを用いることで、 範囲の一部 (この例では、12〜60MHz) におけるより高いインピーダンスとのトレード・オフとともに、 周波数範囲の一部 (12MHz 以下、及び 60〜150MHz) にわたる より低いインピーダンスを達成できることを示す。 おおよそ 150MHz 以上では、そのインピーダンスは双方の組の並列コンデンサで同一 ――単に 2nH インダクタ 10個を並列にしたインピーダンスと同一―― である。 低インピーダンス周波数範囲の拡大のための 複数の値のパスコンの使用に関してのより詳しいことは、[14] を参照されたい。
様々な値のパスコンを用いた IC のためのパスコン群に配置する際には、 より小さい静電容量のパスコンを IC の電源ピンに最も近く配置すべきである。 1nF よりも小さい値のパスコンの使用には大した価値はないと言われることがあるが、 Figure 5N は、それらの等価直列抵抗 (ESR) が充分に小さいならば、 それらが 150MHz よりも上の周波数における より低い総インピーダンスの達成を助けるかも知れないことを示す。
NPO や COG の誘電体の MLCC は
同じ値の容量についてより高い周波数で自己共振を起こす傾向があり、
これはそれらをデカップリングのためにより魅力的にする。
だが、それらはより多くの静電容量を小さいパスコンに詰め込むために通常用いられる
X7R や Z5U のセラミック誘電体よりも低い ESR を持つ。
より低い ESR はその SRF におけるより低いインピーダンスを意味するが、
より低い ESR によって生じる制動の低下は並列共振のピーク・インピーダンスをより高くする。
従って、通常は、COG や NPO の誘電体を避け、
10mΩ 以上の ESR のパスコンを選択した方が良い。
NPO や COG のパスコンを使用する場合、それらの低い ESR は、
それらを可能な最小のループ・インダクタンスを達成するような方法で
IC に接続することを非常に重要とする。
これはその並列共振ピークの大きさの低減を助ける。
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中央に置かれた１つの 0V プレーンへのビア (あるいは対称に置かれた２つのビア) を用いた 表面実装３端子「貫通」コンデンサ [17]、そして特に「X2Y(R) Attenuator」は、 同様の寸法の２端子コンデンサよりも低い ESL を持つ。 これは、少なくともそのデバイスの本体を通る経路の一部について ２つの電流経路が逆方向になることから、 コンデンサ内部の磁束が部分的に打ち消されるためである。 その結果は、所定の静電容量とパッケージ・サイズに対して、 より高い SRF、そして SRF よりも上でのより低いインピーダンスである。 X2Y(R) Attenuator は、 通常の３端子コンデンサよりも良く内部磁束を打ち消せるような、 特別な３電極内部構造を持つ。
Figure 5Q は、0V と電源の双方のプレーンと共に用いる場合の
X2Y(R) Attenuator のための回路とパッド・パターンと、
通常の２端子 MLCC パスコンを５つ並列にしたもの (150 + 100 + 68 + 47 + 33nF) で
達成されるものと比較した、
470nF X2Y デバイスのインピーダンスのグラフ ([18] より) を示す。
このグラフは、単一の X2Y(R) がより良く制御されたインピーダンス曲線と
SRF よりも上でのより低いインピーダンスを持ち、
(少なくともこの例では) X2Y(R) デバイスとその相互接続が、
並列にされた５つの MLCC よりも低いインダクタンスを達成することを意味する。
[2] Keith Armstrong, "Design Techniques for EMC" (in six parts), http://www.compliance-club.com/KeithArmstrongPortfolio
[3] M K Armstrong, "PCB Design Techniques for Lowest-Cost EMC Compliance: Part 1", IEE Electronics and Communication Engineering Journal, Vol. 11 No. 4 August 1999, pages 185-194
[4] M K Armstrong, "PCB Design Techniques for Lowest-Cost EMC Compliance: Part 2", IEE Electronics and Communication Engineering Journal, Vol. 11 No. 5 October 1999, pages 219-226
[5] "EMC and Electrical Safety Design Manuals", a set of four volumes edited by Keith Armstrong and published by York EMC Services Ltd., 2002, ISBN 1-902009-07-X, sales@yorkemc.co.uk, phone: +44 (0)1904 434 440.
Volume 1 - What is EMC? ISBN 1-902009-05-3
Volume 2 - EMC Design Techniques - Part 1 ISBN 1-902009-06-1
Volume 3 - EMC Design Techniques - Part 2 ISBN 1-902009-07-X
Volume 4 - Safety of Electrical Equipment ISBN 1-902009-08-8
[6] Keith Armstrong, "Advanced PCB Design and Layout for EMC - Part 1: Saving Time and Cost Overall", EMC & Compliance Journal, March 2004, pp 31-40, http://www.compliance-club.com/KeithArmstrongPortfolio.
[7] Keith Armstrong, "Advanced PCB Design and Layout for EMC - Part 4:Reference planes for 0V and power", EMC & Compliance Journal, September 2004, pp 29- 42, http://www.compliance-club.com.
[8] Xilinx, "Powering Xilinx FPGAs", Application Note ref: XAPP158 (v1.4) Feb 6, 2001, http://www.xilinx.com
[9] Xilinx, "Power Distribution System (PDS) Design: Using Bypass/Decoupling Capacitors", Application Note ref: XAPP623 (v1.2) June 11, 2003, http://www.xilinx.com
[10] AVX, "Low Inductance Capacitors - Product Brochure", available from: http://www.avxcorp.com/prodinfo_productdetail.asp?I=35 &ParentID=75 (or Google for `interdigitated capacitors')
[11] For example the on-line inductance calculators kindly provided by the EMC Laboratory at the University of Missouri-Rolla at http://emcsun.ece.umr.edu/new-induct
[12] Theodore M Zeef, Todd H Hubing, Thomas P Van Doren, David Pommerenke, "Analysis of Simple Two-Capacitor Low-Pass Filters", IEEE Transactions on Electromagnetic Compatibility, Vol. 45, No. 4, Nov 2003, pp 595-601
[13] Keith Armstrong, "Advanced PCB Design and Layout for EMC - Part 2: Segregation and interface suppression", EMC & Compliance Journal, May 2004, pp32-42, http://www.compliance-club.com/KeithArmstrongPortfolio.
[14] Douglas G Brooks, "ESR and Bypass Capacitor Self Resonant Behaviour - How to Select Bypass Caps", UltraCAD Design Inc., available from http://www.ultracad.com.
[15] X2Y Attenuators LLC, "X2Y(R) Solution for Decoupling Printed Circuit Boards", application note ref: Note# 1007, V 1.8, 8/26/03, available from www.x2y.com.
[16] Shim, Hwan H, Theodore M Zeeff, Todd H Hubing, "Decoupling Strategies for Printed Circuit Boards without Power Planes", IEEE International EMC Symposium, 19-23 August 2002, Minneapolis, Minnesota, pages 258-261 in the symposium record.
[17] C N Olsen, T P Van Doren, T H Hubing, J L Drewniak, R E Dubroff, "Improving the High-Frequency Attenuation of Shunt Capacitor Low-Pass Filters", IEEE International EMC Symposium, Montreal, August 13-17 2001, Symposium Record ISBN 0-7803-6569-0, pp 487-489.
[18] D L Sanders, J P Muccioli, A A Anthony, D J Anthony, "X2Y(R) Technology used for Decoupling", IEE seminar, "New EMC Issues in Design: Techniques, Tools and Components", Qinetiq, Farnborough UK, 28 April 2004, Seminar record: ISBN 0-86341-401-X, pp15-20, sales@iee.org.
I would like to reference all of the articles, papers, application notes and textbooks that back-up the techniques described in this series, but the reference list would take longer to write than this series! However, I must mention the papers presented at the annual IEEE International EMC Symposia organised by the IEEE's EMC Society (http://www.ewh.ieee.org/soc/emcs), especially the dozens of wonderful papers by Todd Hubing and his staff and students at the University of Missouri-Rolla EMC Lab (http://www.emclab.umr.edu), and papers by Bruce Archambeault of IBM and the EMC experts at Sun Microsystems.
Many other contributors to the IEEE EMC Symposia, and other conferences and symposia and private correspondence are far too numerous to be named here, but the following stand out: Tim Williams of Elmac Services, http://www.elmac.co.uk; Mark Montrose of Montrose Compliance Services, http://www.montrosecompliance.com; John Howard, http://www.emcguru.com; Tim Jarvis of RadioCAD, http://www.radiocad.com; Eric Bogatin of Giga-Test Labs, http://www.gigatest.com; and dozens of application notes from National Semiconductor; Rambus Corp.; California Micro Devices; Intel; IBM; Cypress Semiconductor; Xilinx; Sun; Motorola; AVX; X2Y Attenuators; Giga-Test Labs; Ansoft and Flomerics. I apologise to the very many excellent people and companies that I have had to leave out of this list.
Some other useful textbooks are:
[A] Mark I. Montrose, "EMC and the Printed Circuit Board, design, theory, and layout made simple", IEEE Press, 1999, ISBN 0-7803-4703-X
[B] Mark I. Montrose, "Printed Circuit Board Design Techniques for EMC Compliance, Second Edition", IEEE Press, 2000, ISBN 0-7803-5376-5
[C] Howard W Johnson and M Graham, "High Speed Digital Design, a Handbook of Black Magic", Prentice Hall, 1993, ISBN 0-1339-5724-1
[D] Howard W. Johnson, "High Speed Signal Propagation: Advanced Black Magic", Prentice Hall, 2003, ISBN 0-1308-4408-X
これは、Keith Armstrong 氏が EMC+Compliance Journal 上で発表した文書を、 その許諾を得て T. Sato が翻訳したものです。 この翻訳については、原著者らはいかなる責任も持ちません。 これについての意見、質問などは VEF00200@nifty.com (T.Sato) 宛にお送り下さい。
Last update: 2005-10-14