この１つの理由は、
信号や電源の還流 RF 電流はトレースの経路に沿って近傍のプレーン層を流れるが、
最大の電流密度がトレースの下にあるとしても、
その RF 電流は Figure 4A に示すように
プレーン内のトレースの経路の両側にも広がることである。
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翻訳: T. Sato
これらの PCB テクニックは、以下のことが望ましい場合に有用である：
このシリーズでカバーするトピックは：
同じ著者による 1999年 の EMC & Compliance Journal の以前のシリーズ、 「Design Techniques for EMC」は PCB の設計とレイアウトに関する章 [1] を含んでいたが、 EMC のための最も基本的な PCB テクニック ――それらがどれだけ単純であるかとは無関係に、全ての PCB が従うべきもの―― をカバーしただけである。 このシリーズはウェブ上に掲載され、 このウェブ版はこれまでのあいだに著しく改善された [2]。 この著者による他の記事 (例えば [3] [4]) も EMC のための基本的な PCB テクニックを扱っている。 このシリーズは、これらの記事の基本的な設計情報を繰り返しはしない ―― それは、その上に構築される。
上述の記事と同様、このシリーズはこれらのテクニックがなぜ働くかには煩わされず、 単にそれらのテクニックとそれらがどのような時に適当であるかを述べるであろう。 だが、これらのテクニックは世界中の様々な設計者によって実際上良く証明されており、 それらが働く理由は学界では理解されているので、信頼して使用することができる。 このシリーズで述べられるそれほど証明されていないテクニックは少数であり、 これはそれが適当であれば明記されるであろう。
デジタル・デバイスのデータ・シートは (その情報を含んでいるとしても) 最大立ち上がり／立ち下がり時間のみを与える ―― これは、IC の製造業者に、より小さい加工プロセスへの移行を可能とさせる。 「マスク・シュリンク」、あるいは「ダイ・シュリンク」は彼らに多額の金を節約させるが、 彼らの顧客にとって潜在的に大きな EMC 問題を引き起こし得る。 製造業者によっては、 マイクロ・プロセッサの製造業者がダイ・シュリンクを実施した後で、 EMC 適合性の維持のための既存の製品の再設計に数百万ドルを費している。
20年近く存在している 74HC 「グルー・ロジック」シリーズのようなデバイスは、 そもそもは 200MHz までで顕著な放射を生じるだけであったが、 今は同一の製造業者からの同一の部品番号のものが 900MHz まででエミッション問題を生じることが知られている。 これは、まだ生産されている古い製品を、 それらが EMC 適合であることを確認するために 数年ごとに再試験することを製造業者にとって重要なこととする。 少なくとも今後 10〜15年のあいだに、 より速いエッジ速度とより高い周波数へのこの傾向が終わる兆候はない。
理想的には、基準プレーンは PCB 内のソリッドな銅のシートである。 それは、「銅ベタ」や「グランド・メッシュ」 (後述) ではない。
残念ながら、 「HDI」 PCB 製造技術 (しばしば「マイクロ・ビア」と呼ばれる ―― 第5章を参照) を使わなければ、 多数の穴のない銅のプレーンは実際上は不可能である。 この記事は、スルー・ホール・プレート (THP) ――PCB を貫通して穴が開けられ、 上側の、下側の、そして任意の内側の銅の層のあいだの電気的接続を与えるように 金属で滅金される―― のような典型的な現代的な PCB 製造技術の制約のもとで いかにして PCB 基準プレーンから最良の EMC 性能を得るかを述べる。
0V 基準プレーンは、PCB アセンブリ・レベル (あるいはそれよりも上のレベル) で適用できる 最も費用効果の良い EMC 手段である。 PCB の 0V 基準プレーンを用いることが EMC のためにいかに重要であるかを控え目に言うことは難しい。 高度な PCB EMC テクニックが必要な場合、 良く設計された 0V 基準プレーンは絶対的に不可欠である。
プレーンは、多くの価値のある EMC とシグナル・インテグリティ (SI) の機能を与える：
プレーンへの RF 接続は、導体がそのプレーンでカバーされる領域を離れる箇所での、 その導体とプレーンのあいだの直結か、あるいは容量性フィルタを意味する。 信号を運ぶ導体の場合、 そのコンデンサの値は信号を損なわないために充分に小さいべきである。
外部導体から PCB 基準プレーンへ単にコンデンサを接続することは ノイズ電流がプレーンを通して流れることを促進し、 出力ドライバからの RF 電流を増加させ得る。 プレーンを流れるこれらの増加した RF 雑音電流は、プレーンが不完全な場合 (例えばビアの周囲にクリアランス・ホールがある場合のように、往々にしてそうである) には、雑音電圧の増加を引き起こすであろう。 従って、これらの「RF 接続」コンデンサは、PCB の EMC を最適化するために 片側か両側の直列抵抗やソフト・フェライトとともに使用する必要が 往々にしてあるであろう。 PCB を出入りする信号や電源の導体のフィルタに関係する EMC 設計問題については、 このシリーズの第2部 [7] を参照されたい。
PCB 基準プレーンの理論を述べるのはこの記事の目的ではないが、 [9]、[10]、そして [11] は上で述べた問題に関する非常に有用な参考文献であり、 関係する数学をカバーしている。
プレーンは関係するコンポーネントやトレース全ての下になければならず、 0V 基準プレーンは PCB の全ての側に可能な限り広がっているべきである。 PCB 上のデバイスやトレースよりも 0V プレーンを広げるためだけに PCB を大きくすることにも価値があるかも知れない。
この１つの理由は、
信号や電源の還流 RF 電流はトレースの経路に沿って近傍のプレーン層を流れるが、
最大の電流密度がトレースの下にあるとしても、
その RF 電流は Figure 4A に示すように
プレーン内のトレースの経路の両側にも広がることである。
還流電流のおおよそ 95% が、 トレース‐プレーン間隔 (H) の３倍、あるいはトレース幅 (W) の３倍の いずれか小さい方の幅の、 プレーン上のトレースの経路の中心に沿った帯の内側を流れると推定される。 プレーンのこの領域にいかなる穴、分割、あるいはエッジも持たないことが、 重要な基本的な PCB レイアウト・テクニックであると考えられる。 (Figure 4A の分析は H が W よりも小さいと仮定していることに注意。)
より高い EMC 性能のためには、分割されていないプレーンの領域は、 その経路の両側に沿って、トレースが辿る経路からさらに遠くまで広がるべきである。 非常に高い周波数のアナログ信号や、 2ns よりも短いエッジ (データ・シートの仕様ではなく実際の値で) を持つ 高速データのためには、 トレースをプレーンのエッジや分割の 10mm よりも近くに引き回さないことが しばしば推奨される。
0V 基準プレーンをさらに広げるもう１つの理由は、 プレーンの寸法が増えるとその RF インピーダンスが低下し、 結果として上の第1章で列挙したリストのプレーンの恩恵の ほとんど／全てが向上することである。
だが、全ての金属の導体や構造と同様、 プレーンはその形状、寸法、そして環境に依存した自己共振周波数を持つ。 従って、実際には、その総合的な EMC 上の利点を最適化するために プレーンの寸法を制限することが必要かも知れない。 プレーンの共振は、後で述べる。
このシリーズの第2部 [7] は、PCB レイアウトにおける「分離」テクニックを述べた。 分離された回路がほとんど常に同一の 0V 基準プレーンを共有するとしても、 [7] の分離「規則」は全面的に適用されることに気付くことが重要である。 (今日では 0V プレーンを分割することは通常は推奨されず、これについては後で述べる。)
電源プレーンはほぼ 0V プレーンと同様に設計されるが、
それらの使用は電源減結合戦略と密接に結び付いている。
減結合はこのシリーズの第5部の主題であり、ここでは述べない。
PCB 上に電源プレーンのいくつかの領域、
――例えば 5V、3.3V、2.8V、+12V、-12V―― があることは普通であり、
PCB の回路が慎重に分離されているならば、
これらの全てを単一の PCB の層に割り当てることが往々にして可能である。
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空気中や真空中においては、λ = 300 / f である (λ がメートルの場合、f は MHz となる)。 だが、もしそのギャップや穴が空気や真空以外の何かで満たされているならば、 その材質の比誘電率 k が λ / √k に波長を短縮するであろう。 例えば、プレーンのギャップや穴が PCB 基板 (特に示さない限り、FR4 を仮定する) で満たされているならば、 1MHz 以上の周波数における k = 4 の値は、 その λ が空気中や真空中におけるものの半分、 λ = 150 / f であることを意味する。
現代的な PCB は、 それぞれのビアの周囲に必要なクリアランス・ホール (アンチ・パッド) のために、 スルー・ホール・プレート (THP) PCB 製造技術が いかなるプレーンにも多数の開口を生じるほど高い密度を持つ。 そのような高レベルのプレーン開口はプレーン・インピーダンスの著しい増大を引き起こし、 上の第1章で列挙した恩恵の全てを低下させる。
EMC を向上させるためには、アンチ・パッドは可能な限り小さい ――だがその製造の歩留まりを著しく悪化させることなく―― べきである。 だが、一部の製造業者は 今日典型的に達成されるものと比較して PCB 層の位置合わせの精度が極めて劣る 非常に低コストの PCB 製造業者を使用しており、 コストを低く維持するために非常に大きいアンチ・パッドを必要とする。 そのような場合、より良い PCB 製造業者を使い、 アンチ・パッドの直径を 1mm に縮めることが、 往々にして総合的な費用効果がより良いものとなるであろう。
費用に応じて 1mm よりも小さいアンチ・パッド直径を提供できる専門的な製造業者がある。 だが、アンチ・パッドによるプレーン開口は、 プレーンからの最良の EMC 性能を与える HDI PCB 製造技術 (第5章を参照) の使用によって大幅に削減できる。
密な THP PCB レイアウトにおけるもう１つの重要な点は、 プレーンにより大きいギャップやスロットを作るように アンチ・パッドを他のものと一緒にすべきではないということである。 これは、しばしば、ビア・ホールが互いに近過ぎる位置に置かれた時、 プレーンの作図に際して CAD システムが大き過ぎる最小半径を持つように設定されている時、 及び／もしくは PCB 製造業者がプレーン層のフィルムを過露光した時に生じる。 Figure 4B はアンチ・パッドを併合するという誤りのいくつかの例を示す。
Figure 4C は PCB のプレーンをどのように作るべきでないかの例を示す。 この PCB は 1980年台に購入したマイクロ・プロセッサを用いて 許容できる EMC 性能を持つことができていたが、 今世紀に購入したもの (同一の型番を持っているとしても) では駄目であった。
互いに接近し過ぎて配置されたビア・ホールは、 ドラフトのレイアウトのレビューによって容易に検出し、修正することができる。 往々にして、CAD プレーン描画規則は、 処理時間を短縮して設計速度を上げることを助けるために、 大きい最小半径に設定されている ―― アンチ・パッドの合体を避けるために、 最終確認用プロットが小さい最小半径で出されている限りは許容できる。
層間位置合わせを気にすることを避けるためにプレーン層のフィルムを過露光する PCB 製造業者は、明らかに品質文化が欠如しているので、再び使用すべきではない。 供給者によっては、往々にして、 PCB 設計の早期の納入品は設計されたアンチ・パッド径を用いるが、 製品が本生産に入ると歩留まりを上げるためにそのアンチ・パッドを「成長」させる。 ベア PCB の納入品に対して、 アンチ・パッド径の検査を含む簡単な検査を行なうことは常に価値がある。
PCB が多数のスルー・ホールやビア・ホールを持つ場合、 それらのアンチ・パッドが合体し、 あるいはトレースの還流経路 (Figure 4A を参照) を侵食しないように、 注意を払うべきである。 Figures 4D、4E、及び 4F は、 慎重な設計がこれらの問題をいかにして乗り越えられるかを示す。
ほとんどの PCB 設計者は Figure 4F のレイアウトを改善できるであろうが、 それは少なくともその要点を図示する。
Figure 4G はトレースがアンチ・パッド、プレーンの分割、 あるいはエッジに近過ぎる場所に引かれ、 トレースに関係する還流電流にインピーダンスを加え、EMC を悪化させる、 共通の過ちのいくつかを示す。 シグナル・インテグリティの観点からは、還流電流経路にインピーダンスを加えることは、 送出導体 (すなわち信号のトレース) にインピーダンスを加えるのと同一の 波形に対する悪影響を持つことに注意されたい。
プレーンは信号トレースに用いられる薄い銅箔から作られるので、
大きな直流や低周波の電流が関係する場合、時にはその抵抗が問題となり得る。
PCB 製造業者は、プレーン抵抗を低減するために、
標準的な「1/2 オンス 【訳註 ― 約 17μm】」、
あるいは「1オンス」の膜厚を
滅金によって 8オンスまで増やすことができる。
PCB 製造業者によっては、放熱器として使用するために
PCB 内に金属板をラミネートすることができる
(「サーマル・クラッド」PCB と呼ばれることがある)。
その工程がその金属板への
滅金されたスルー・ホールやビアの信頼できる電気的接続を与えられる場合、
プレーン抵抗は大幅に低減できる。
PCB の 0V プレーンをそのシャーシに接続することもプレーン抵抗の低減を助け、
これを行なうためのテクニックは [8] で述べた。
時折生じる疑問は、プレーン領域をソリッドな銅の面ではなく格子状にすべきかどうかである。 格子状のプレーン領域は自動半田付け工程 (PCB 全体が熱される) における、 異なった層の銅の量の違いによる PCB の歪みの防止を助けるために用いられる (「銅箔バランシング (copper balancing)」と呼ばれることがある)。 格子状のプレーン面は、IC で典型的に用いられていた遅いシリコン技術が 部分的なプレーン領域のみの両面 PCB の使用を可能としていた 1970年台には一般的であった。
だが、トレースと共有するのではなく PCB 全体にまで広げられたとしても、 格子状のプレーンはソリッドな銅のプレーンの EMC の恩恵に相当するものを与えない。 ソリッドな銅のプレーンを用いる時に銅箔バランシングを達成するためには、 対称な構成を達成するように PCB の積層に注意を払わなければならない。 (積層は、このシリーズの第7部で議論される点の１つである。)
プレーン層を用いた銅箔バランシングは、 シグナル・インテグリティや EMC のために必要と考えられるよりも多くの層という 結果となることがある。 この場合、自動半田付け中のボードの歪みを防ぐために、 １つ以上のトレース層に銅箔を追加することが可能な場合がある。 だが、それらが EMC を悪化させないためには、 その銅箔の全ての部分は少なくとも関係する最大の周波数における λ/10 ごとに 分割されていない 0V 基準プレーンにビア接続されねばならないことを憶えておくこと。
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Figure 4J は、 プレーンに接続されるコンポーネント・ピン・エスケープのいくつかの例に、 上に列挙した要求がどのように適用されるかを示す。
「パッド内ビア」は上で述べたものであり、 コンポーネントのパッドをプレーンに接続するための滅金された穴が、 直接そうすることを示す ―― その穴はパッド領域内に置かれる。 THP PCB で普通であるように PCB を貫通する穴は コンポーネントの端子から半田を「奪う」ことがあり、 ある種の自動半田付け工程においては、 おそらくはドライ・ジョイントと信頼できない回路動作とをもたらす。
一般には、パッド内ビアはウェーブ・ソルダされる THP PCB とともに使用できるが、 リフロー半田付けのために適切なテクニックではないと見倣されている。 だが、著者は、明らかな歩留まりや信頼性の問題なしに リフロー半田付けされる THP ボードでパッド内ビアを使用している 少なくとも１社の UK の電子機器製造業者を知っている。 従って、一部の PCB 製造業者は 他が持っていないかも知れないスキルや工程を持っているようであり、 EMC の費用効果の向上のために彼らの能力の利点を使うことができるかも知れない。
HDI PCB 技術 (第5章を参照) を用いる時には、 そのビア・ホールは非常に直径が小さくて塞がれている ――それらは金属の壁で終わっていて PCB を貫通していないのでごく僅かな半田しか奪わない―― ので、パッド内ビアは通常のプラクティスである。 これは、HDI やマイクロ・ビア PCB が EMC のために良い理由の１つである。
結果として、多くの PCB 設計者は任意のプレーン接続に対して 常に断熱パッドを使用する習慣を持つようになり、 これは一部の PCB 設計部門の規則となった。 断熱パッドはプレーン接続のインピーダンスを増加させ、 これはリード付きコンポーネントについては顕著なものではなかった (いずれにしても、より大きいリードのインピーダンスがあったので) が、 表面実装部品を使用する際には重要なものとなり得る。 今日では、断熱パッドのインピーダンスは、 今日懸念される高周波での EMC 性能を悪化させるのに充分である。
自動半田を損なうことなく EMC を向上させるためには、 断熱パッドはリード付きコンポーネントに関連するスルー・ホールのためにのみ使用すべきである。 それらは「パッド内ビア」設計のために必要となるかも知れないものの、 通常はビア・ホールや表面実装部品のプレーン接続のために使用すべきではない。 断熱パッドが必要となりそうな場合、 それが EMC を損なわないかどうかを慎重に評価すべきである。 断熱パッドの必要を避けるためには、 通常の自動半田付け工程の調整で充分かも知れない。
従って、トレースと全く同様、IC やその他の半導体や水晶は、 決してプレーンのエッジ、分割、あるいはギャップの近くに配置すべきではない。 高速デバイス、例えば 2ns 以下の実際の立ち上がり／立ち下がり時間 (データ・シートの仕様ではなく、実際の立ち上がり／立ち下がり時間） を持つデジタル信号や 200MHz 以上の周波数のアナログ信号を扱う IC に対しては、 通常は、IC の下、及びその周囲から少なくとも 5mm 広い範囲に、 分割されていないプレーンが必要である。
IC の下の、上面、あるいは下面の 0V プレーンは、 内部のプレーン層で可能なものよりも近い 「イメージ・プレーン」を与えることによって EMC の向上を助ける。 従って、外側の層に全面的なプレーンが使用されていない (後述) としても、 ノイジーなデバイス (例えばクロック発生器やバッファ) の下の 小さいプレーン領域が助けとなり得るが、 それらは常に内部の分割されていない 0V プレーンへの その全域にばらまかれた複数のビアを持たねばならない。
通常、IC の周囲の分割されていないプレーンのより大きな面積はより良い EMC を意味する： ４層板上の 16MHz で動作する 8ビット・プロセッサについてさえも、 10mm や 15mm も稀な要求ではない。 より高速なデバイスは、その局所プレーンの設計により多くの注意を必要とする。 残念ながら、 全てのピン・エスケープのためのビア・ホールに関係するアンチ・パッドによって、 通常はプレーンの IC に最も近い領域は PCB の全ての領域の中で最も高度に貫通されている。
「伝統」な THP PCB 製造を用いる限りはアンチ・パッド径は小さくできるだけであるが、 デバイスのピン数は増加しており、従って IC の近くのプレーン開口は増加している。 この問題が、HDI PCB 技術 (第5章を参照) の使用を 真剣に検討するもう１つの理由である。
PCB の積層も重要であり、IC と最も近いプレーン層の近さが EMC の向上を助ける。 積層の問題は、このシリーズの第7部で議論する。
それでも、層の数の削減によってベア・ボードのコストを低減できれば、 それは収益性を助ける ―― だが、これが出荷開始を送らせ、フィルタとシールドに追加のコストを必要とさせ、 あるいは信頼できず、または不適合の製品を作る シグナル・インテグリティや EMC の問題を引き起こさない場合だけである。 従って、今は、PCB の層の削減は、 必要なツールに助けられた有能な要員の管理下での、 総合的な製品 EMC (エミッションとイミュニティ)、 及びシグナル・インテグリティ体制の一部としてのみ実施されるべきである。
理解すべきもう１つのポイントは、今は妥当な量においては ４層 PCB は２層よりも僅かに高いだけ (典型的には 20%) であるということである。 だが、ほとんどの PCB 供給者は、特定の層数の PCB ――通常は 1、2、4、そして 6層以上―― に特化している。 従って、(例えば) ２層板で最良の価格を与える PCB 製造業者は 通常は４層では最良の価格を与えないであろう。 ４層以下の PCB を用いている企業の多くの技術者は、 その購買部門が単に通常の供給者に価格を尋ね、 そうすべきであるように「店を回る」ことをしないことから、 層の数を増やすことを後回しにする。
プレーンは、PCB 設計で使用可能な最も強力で費用効果の良い EMC テクニックである。
従って、プレーン層の数の削減によって費用を節約しようとすることは、
往々にして総コストの増大、そして出荷開始の遅延、
さらにおそらくは増加した保証コスト
(実際の電磁環境における不信頼性の増加に伴う) を生じることになる。
２層 THP PCB を用いる時、全てのトレースを１つの層 (通常は部品面) に入れ、
もう１層を可能な限りソリッドな 0V プレーンとすることが最良である。
トレースの交差が必要な場合、
トレースを 0V プレーン領域に「侵入」させる代わりに、
ワイヤー接続クロスオーバー素子 (「ゼロ・オーム・リンク」) を使用することが最良である。
トレースが 0V プレーンに「侵入」しなければならないならば、
それらは可能な限り短く保つべきである。
このテクニックはアナログ回路への適用は最も容易であり、
著者はそれをシールドなしのプラスチックの筐体に入れられている
家庭用／商用の受動赤外線保安デバイスの
900MHz におけるイミュニティを 5V/m から 50V/m まで向上させるために用い、
近傍の携帯電話による誤警報を大幅に減らしたことがある。
PCB 内の分割されていない 0V プレーンを用いることが実際的でない場合、 その代わりに 0V メッシュ (あるいはグリッド) を作るべきである。 メッシュは、通常は、最長のメッシュ寸法 (その直径や最長の対角 D) の 10倍よりも長くない波長 (PCB 誘電体内で) までの周波数で、 シグナル・インテグリティと EMC のある程度有用な制御を達成する筈である。 言い替えると、4.0 の k を持つ FR4 PCB 誘電体については： fMAX = 15 / D (D がメートルの場合、fMAX は MHz となる)。
従って、例えば、20mm の D の 0V メッシュを持つ FR4 PCB は 75MHz まである程度有用な制御を与え、 おそらくは 250MHz まで徐々に低くなる利益を持つ筈である。 250MHz 以上では、それはおそらくは一部の周波数における エミッションの増大とイミュニティの悪化を含む複雑な挙動を示す。 「ある程度有用な制御」とは、 同じ面積の分割されていない銅のシートで達成できるであろうような 性能を意味しないことを憶えておくこと。
２層 THP PCB 上でメッシュ状の 0V 領域 (プレーンと呼ぶことはできない) を達成するためには、それらの２つの層に互いに直交するように引き、 その後に双方の層を「0V 銅ベタ」するのが普通である。 さらに、メッシュを作るために、上面と下面の銅ベタは 手で配置されたビア・ホールで互いに「縫い合わせ」られる。 これは、通常は、 トレース密度が通常は最も高くなることから通常はマイクロプロセッサの近くに、 いくつかの大きなメッシュがない領域を生じる。
残念ながら、PCB からの最良の EMC のためには マイクロプロセッサの最も近くにおける最大の周波数の最良の管理が必要であるので、 PCB 全体、特にマイクロプロセッサやその水晶や周辺 IC に対するメッシュの品質の向上 (メッシュのそれぞれの部分についての D の寸法の低減) のため、 レイアウトの反復と銅箔と縫い合わせのやり直しのために ある程度の時間を費さなければならないのが普通である。
矩形のプレーンの共振周波数は、以下の式で与えられる： fRES = 150 × √{ (l / L)2+ (m / W)2 }
この式は、L と W (プレーンの長さと幅) がメートルである場合、 fRES を MHz で与える。 l と m は整数 (0、1、2、3 など) であり、 共振の様々なモードに対応するが、 我々が最も関心を持つのは大抵はその最初の (最低の) 共振周波数のみであり、 これは D をプレーンの最長の対角寸法として、 f = 150 / D によって容易に算出できる。 (D がメートルであれば f は MHz となり、 D がミリ・メートルであれば f は GHz となる。)
その共振周波数において、0V プレーンは顕著なアンテナとして振る舞い、 エミッションの増大とイミュニティの悪化を引き起こし得る。 これは、例えば自動車産業イミュニティ要求のための試験に際して、 高レベルの RF フィールドに曝された敏感なアナログ回路で問題となるようである。 だが、[7] で述べた分離テクニックとこのシリーズの第5部で述べた減結合テクニック、 そして [1]〜[5] で述べた回路設計テクニックは、 0V 共振の影響の低減を助けるであろう。
0V プレーンの共振が問題を引き起こす場合、 問題の回路のためのより小さいプレーン領域を作るために プレーンを分割する必要があるかも知れないが、 結果的なプレーン・ギャップを信号や電力がどのように横切るかが肝心であり、 プレーンの分割によって達成される改善よりも 遥かに大きいエミッションやイミュニティの問題を容易に引き起こし得る。 関係する最大の周波数まで良い減衰を与えるように設計された RC や LC (L はソフト・フェライト・ビーズ) の低域通過フィルタを用いた、以下の第3章で述べるテクニックを用いて、 低周波アナログ信号をプレーン・ギャップを横切らせるのは難しくない ([12] [13])。 だが、高周波や高速の信号をギャップを横切らせることは非常に難しい。
1980年台には、0V プレーンの分割は良い EMC プラクティスであると見なされていた。 だが、現代的な IC で現実に達成される短い立ち上がり／立ち下がり時間は、 今は分割を EMC にとっての大きな厄介事としている。 プレーン分割は、EMC に関して、 その全域にわたる分割されていない 0V 基準プレーンを使うことが 多くの PCB においては遥かに良いほど大きな問題である。 殊に推奨される EMC テクニックとしてのその歴史を考えると、 プレーン分割の問題は非常に重要であるので、以下の第3章で詳細に述べる。
だが、プレーンのペアは、 0V プレーンと金属シャーシのあいだの空洞共振について このシリーズの第3部 [8] で述べたものと全く同様、空洞共振を生じ得る。 そして、それらが共振する時、 いくつかの箇所におけるそれらのインピーダンスは通常よりも遥かに高くなる可能性があり、 それらの箇所における電位差も遥かに高くなるであろう。
矩形プレーン・ペアの自己共振周波数は、上の単一の矩形プレーンや、 矩形のプレーン‐シャーシ空洞 [8] のために用いられたものと似た式で与えられる。 だが、プレーンのあいだの空洞は誘電率 k の PCB 基板で満たされているので、 その空洞内での電磁的伝搬の速度は遅くなり、 これは所定の波長に対応する周波数を低くする。 従って、その k で満たされたプレーン・ペアの共振周波数は、 次の式で与えられる： fRES = (150 / √k) × √{ (l / L)2+ (m / W)2 }
この式は、L と W (プレーン・ペアの長さと幅) がメートルである場合、 fRES を MHz で与える。 l と m は整数 (0、1、2、3 など) であり、 共振の様々なモードに対応するが、 我々が最も関心を持つのは通常はその最初の (最低の) 共振周波数のみである。 FR4 材 (k は通常は 4.0) については、 これは D をプレーンの最長の対角寸法として、 f = 75 / D によって容易に算出できる。 (D がメートルであれば f は MHz となり、 D がミリ・メートルであれば f は GHz となる。)
単純な形状でない非矩形のプレーンについては、通常は フィールド・ソルバを用いたコンピュータ・シミュレーション、 あるいは試験用 PCB の測定によってその共振周波数を決定するのが最も容易であろう。 だが、その最低の共振周波数は、依然として、 D をメートルでのプレーンの最長の寸法として、 75 / D MHz (k = 4.0 の FR4 について) によって容易に推測できる。
EMC に関係する周波数範囲での空洞共振の発生を防ぐために、 全ての 0V プレーン (小さい、あるいは分割されたプレーン領域全てを含む) は 関係する最大の周波数において λ/10 よりも大きくない間隔 ――上で述べたように PCB の誘電率 k を考慮に入れて―― のビア・ホールで相互接続されるべきである。 従って、例えば、1GHz までの周波数でプレーン・ペア内での空洞共振を防ぐためには、 プレーン全面にわたって、プレーン接続ビアを互いに 15mm よりも離さずに配置すべきである。 ビアのより近い間隔は、より良い EMC を与えるであろう。
Figure 4K は、
分割されていない 0V プレーンにその上面と下面を割り当てられた
小さい試験用 PCB を試験した例を示す。
これは機能する PCB ではなく、空洞共振周波数への影響を見るための、
ビアで 0V プレーンを相互に接続するという考えを試験するためだけのものである。
Figure 4K は、おおよそ 2GHz の最初の共振が
いくつかのプレーン間ビアの追加によってより高い周波数に移動し、
1.5GHz におけるプレーン・インピーダンスの 20dB の低減を与え、
その周波数までの EMC 性能の著しい向上を暗示することを示す。
ビア・ホールの自己インダクタンス (その長さ 1mm 当たり 1nH) は、 特に現代的な PCB で考慮しなければならない非常に高い周波数 (1GHz 以上) において、 0V プレーン間が完全な短絡となることを妨げる。 例えば、1.5mm のビア・ホールは、 1GHz においておおよそ 10Ω のインピーダンスを持つ。 これを、共振から遠いならば 0.03Ω よりも低くなり得る、 そしてその共振のピークにおいて高々 10Ω である、 ソリッドな 0V プレーンの自己インピーダンスと比較すべきである。
0V／電源プレーン・ペアは明らかに互いにビアで縫い合わせることはできず、 その代わりに「減結合」コンデンサ ――しばしばパスコンとも呼ばれる―― を使用する。 残念ながら、ディスクリートのパスコンは、内部自己共振と、 それらを 0V と電源のプレーンに接続するパッド、トレース、ビア・ホール、 そしてそれらが囲む領域から成る電流ループのインダクタンスによって、 その 500MHz 以上での効果を厳しく制約されている。
だが、我々は PCB 積層の中で 0V と電源のプレーンを互いにより近く配置することができ、 これはそのエッジの周囲の周縁電界 ――プレーン・ペアからのエミッションの主因―― を低減する。 0V と電源のプレーンの間隔を半分にすることは通常はそのエミッションを半分にする ――他の全てが同一に維持されていれば―― が、 このシリーズの第5部で述べるように、 0V と電源のプレーンのあいだの間隔を低減することは 所定の回路のエミッションの低減 (そしてイミュニティの向上) も与え得る。 プレーンのペアの周囲の周縁電界は、「エッジ放射 (edge fired)」エミッションと呼ばれることがある。
非常に近い 0V／電源プレーン・ペア ――0.05mm 以下―― の帰結の１つは、 共振におけるそのインピーダンスのピークが低減されることである。 その別の見方は、その空洞の Q が低減されるというものであろう。 THP PCB に通常用いられるものよりも遥かに薄い誘電体層を使うことで Q を 1 に低減することが可能であり、 その点ではプレーンで作られる空洞はその寸法や形状とは無関係に全く共振しない。 これはこのシリーズの第5部でより詳細に述べる。
プレーンのペア (その間隔が 0.05mm よりも大きいもの) で作られる空洞の 高い Q の理由の１つは、その空洞内には制動を与える損失が非常に少ないことである。 事実には、損失性の電子部品の存在によって与えられる制動によって、 通常は実際の PCB は単純な計算や試験用ボードが示唆するよりも低い共振ピークを持つ。 プレーン間ビアのいくつかを 2〜10Ω の抵抗で置き換えることによって、 制動を慎重に追加することができる。 0V／電源プレーン・ペアの場合、パスコンのいくつかに直列抵抗を追加する。 一部の部品メーカーは、特に 0V／電源プレーン・ペアの制動のために、 コンデンサと抵抗を直列にした標準製品を持っている。
通常は PCB 全体に少数の制動用抵抗が必要なだけであり、 それらは最良の効果のためには プレーン間の RF 電位差が最大となる共振の「ホット・スポット」に置くべきである。 その実際の位置はデバイス装荷によって変わるかも知れないものの、 単純なプレーン形状については、 最低の周波数の共振「ホット・スポット」があるであろう場所を予測することが可能である。 大抵の PCB のためには、最良の位置を見付けるためには コンピュータ・シミュレーションか実験が必要となろう。
PCB の誘電体にフェライト吸収材の粒子を混合することも共振ピークの制動を助け、 その他の形でもエミッションを大きく低減させ得る。 だが、フェライト粒子は PCB の打ち抜きや穴開けの工具の摩耗を増大させるため、 これはまだ普通の手法となってはいない。 レーザー穴開け加工の HDI PCB 技術 (後述) が普及した時には、 フェライト混合基板がより魅力的になるかも知れない。
空洞共振を低減するもう１つの方法は、プレーンの形状の慎重な設計である。 これは単に最長の寸法で支配される最低の周波数には僅かな影響しか持たないであろうが、 より高い周波数の共振の一部には有意な効果を持つかも知れない。
矩形プレーンの長さ (L) がその幅 (W) の整数倍、 あるいはその他の単純な倍率 ――1、1.5、2 のような―― である場合、 その長さと幅の方向の共振周波数はいくつかの周波数で一致し、 通常よりも高い Q のピーク (より激しい共振) を生じるであろう。 マーフィーの法則は、最新のマイクロプロセッサで最良の性能を得るために 製品の生産開始の直前にクロック周波数が変更された時に、 その通常の共振よりも高い周波数がフィルタすることのできない重要なクロック高調波と一致し、 その段階ではいかなる変更を行なうのも非常に高価で時間を要するものとなる時に EMC 適合に関する問題と許容できない遅延を引き起こすことを伝える。
正方形のプレーンや単純な L : W 比を避けることが最良である
―― 理想的には、無理数を選択する。
選択できる無数の無理数があり、
(ルネッサンスの芸術家や古代ギリシアの建築家が知っていたように)
それは好ましい外観を与えるので、
著者は「黄金率」 ――1.618... (1.62 としよう)―― を用いることを推奨する。
細長いプレーンは常に避けるべきである
(すなわち、3よりも大きい、あるいは 0.33よりも小さい
L : W 比は決して使うべきではない)。
並行していないプレーンのエッジを用いること、
そして矩形や円のような単純な形状を避けることも多少は助けとなるかも知れない。
我々は高価なエンクロージャ・シールドを用いずに これらのエッジ放射エミッションを低減する何らかの方法を欲し、 推奨されることのある１つのテクニックは「20H 規則」である。 20H 規則は、メインの 0V 基準プレーンを除く全ての基準プレーン (0V や電源) を、 そのレイヤの間隔の 20倍だけ、メインの 0V プレーンよりも小さくすることを必要とする。 これは周縁電界の形状を変えるが、 この方法を用いてエミッションを顕著に低減できるという確実な証拠はないようである。
「パスコン・ウォール (decap wall)」の使用は、 0V／電源プレーン・ペアのエッジからのエミッションを低減できる。 パスコン (典型的には 100pF〜10nF の範囲) が、電源プレーンの全周に、 0V プレーンの外周から少なくとも「20H」内側に配置される。
任意のプレーンの組み合わせに関して、 ここで推奨する一般的なテクニックは「PCB ガード・リング」と呼ばれる。 これをかつて用いていたかも知れないガード・リング・テクニックと混同しないこと ―― これは、メインの 0V プレーンの外周の周囲の外部 PCB レイヤ双方に、 「ビア・ウォール」か「エッジ滅金」で相互に接続された、 ２つの幅広のガード・トレースを必要とする。
より広いガード・トレースはより低いエミッションを与え、 上面と下面のプレーンが最良である。 「ガード・リング」領域内の 0V プレーン全てはその領域のエッジまで広がり、 そのエッジが２つのガード・トレースの外側のエッジと揃えられねばならない。 このガード・トレースは 3mm の最小幅を持たねばならず、 機会があれば PCB 領域の内側へ拡大させられる。 ガード・リングを細いトレースで拡張する利点はない。 ガード・トレースを拡大することによって作られる全てのガード・リング領域は、 上述のプレーン共振の防止のためのガイドに従った間隔のビアで メインの 0V プレーンに繋げられねばならない。
上面と下面のプレーンは PCB を全面的に遮蔽する可能性を考えさせ、 これは以下の第6章で扱われる。
ビア・ウォール内のビアは、 0V プレーンの設けられた領域の外周全体 (通常は PCB の外形) で、 上面と下面のガード・リングと0V プレーンのエッジ全てを互いに接続する。 ビア・ウォール内のビアの間隔は、関係する最大の周波数において、 λ / 50 (PCB 基板の誘電率 k を考慮して) よりも小さいべきである。 従って、1GHz まででエミッションを管理するためには、 ビア・ウォール内のビアの間隔は 3mm よりも小さくなければならない。 これは (FR4 における) 10mm × ナノ秒での立ち上がり時間 (データ・シートの値ではなく、実際の立ち上がり時間と立ち下がり時間の短い方) の間隔と等価である。 ガード・リング・トレースが充分に広い場合、 上のプレーン空洞共振の章で述べたように、その領域全体にわたって、 それらと 0V プレーン全てのあいだに追加の接続ビアがあるべきである。
Figure 4L は、PC 拡張ボードにおけるガード・リングの使用の例を示す。
この例では、0V プレーン領域を除く全ての PCB レイヤにガード・トレースが置かれた。
これはトレースや電源プレーンが 0V プレーンのエッジに近付き過ぎないこと
(上述) を確かとすることを助けるので、これは助けとなる設計規則であり、
これはエッジ放射エミッションの低減も多少は助ける。
勿論、上面と下面のガード・トレースはエッジ・コネクタがある場所には引けないが、
内層にはガード・トレースを設けることができ、
これはガード・リングのギャップによって引き起こされるエミッションの低減を助ける。
0V プレーンの周辺でガード・トレースと 0V プレーンを相互に接続するために、
設計者によってはビア・ウォールの代わりに「PCB エッジ滅金」を使用する。
これは、PCB のエッジを一緒に滅金するために、
スルー・ホールやビアの円筒を滅金する「デスミア」PCB 製造テクニックを用いる。
会社によってはエッジを問題なく滅金できるが、他は困難に遭遇するので、
全ての PCB 製造業者が同一のスキルや工程を持ってはいないようである。
だが、関係する空洞共振周波数においてプレーン・ペア共振が低インピーダンスを生じる位置に これらのビア・ホールを配置することによって、 ビア・ホール電流によって引き起こされる励起を最小限にし、EMC を向上させられる [14]。 単純なプレーン形状については、これらの低インピーダンス点がどこに生じるかの判断は インスペクションと単純な計算 (上述) によって行なえることがある ―― だが、複雑なプレーン形状は、その PCB のコンピュータ・シミュレーション、 あるいは試験用ボードでの実験を必要とするであろう。
最良の EMC のためには、最も攻撃的な信号は、 通常は２つのプレーンに挟まれたストリップラインとして引き回すべきである (このシリーズの第6部で述べる)。 もしこれらのストリップラインが単一のレイヤに保たれているならば、 それらは PCB の外層に半田付けされたデバイスに接続するために その端点でレイヤを移る必要があるのみであろう。 従って、EMC を向上するためには、これらの攻撃的なトレースを駆動するデバイスは、 空洞共振が低インピーダンスを生じる位置に配置すべきである。
トレースが同一の電圧 (通常は 0V) の異なったプレーンに沿って引かれるようになる場合、
それらのプレーン間の静電容量は良好な接続を与えるためには不充分である
―― 従って、そのトレースのレイヤー移動の非常に近く (例えば 3mm 以内) に、
それらの２つのプレーンを相互に接続するためのビア・ホールを追加すべきである。
だが、トレースが異なった電圧のプレーンに沿って引かれるようになる場合、
そのトレースのレイヤー移動の非常に近く (例えば 3mm 以内) で、
それらの２つのプレーンのあいだに減結合コンデンサを取り付けることが重要である。
その還流電流はその減結合コンデンサを通して流れるので、
減結合コンデンサの容量と種類、そしてその自己共振周波数は、
信号のスペクトラムに適するように選択すべきである。
このシリーズの第6部で述べるように、 良好な EMC のために非常に高速の信号の還流電流経路を適切に管理することは、 トレースのいずれかの端のデバイスへの接続のためのものを除き、 そのトレースの全長にわたってレイヤー移動がないことを必要とするかも知れない。 これは、しばしばプーレン層の数の増加をもたらす。
現代的な IC で用いられている小さいシリコン・プロセスのため、 今は、0V プレーンの分割は、 EMC の能力を充分に持ち、全ての必要な EMC ツールを備えた人々によって実施される、 良く考慮された EMC 計画の一部としてのみ用いるべきである。 分割を横切る浮遊容量のインピーダンスの周波数の上昇に伴う低下のため、 どのような実際的な幅の 0V プレーン分割も、 いずれにしても 1GHz 以上では分割として充分に機能せず、 2.5GHz 以上ではいかなる影響も持ち難い。
問題は、0V プレーン分割を横切らなければならないトレースにおいて、 送出と還流の電流をごく近くに維持することが非常に重要だということである。 これは容易であるとも、安上がりであるとも限らないが、 それが正しく行なわれていないならば、結果的な EMC の悪化は 分割の使用によって達成されることが期待されていた利益よりも遥かに悪いものとなるであろう。 プレーン分割を横切るトレースを扱う方法は、次の章で述べる。
0V プレーンを分割するかどうかの不確実性に対処する方法の１つは、 双方の選択肢を持つように設計された試作の PCB を作り、 何が最も良く働くかを見るために試験することである。
[7] で述べたように、回路は PCB 上で分離された回路ゾーン内にレイアウトされるので、
それらのゾーンのあいだで 0V プレーンを分割することは容易である。
そして、分割の両側のプレーンのあいだの接続のために用いることができるように、
小型のコンデンサ、抵抗、
あるいはゼロ・オーム・リンクのために用いることのできるパッド・パターンが
全てのプレーン分割の外周全てのまわりに一定の間隔で置かれるべきである。
これらは、しばしば「プレーン縫い合わせ」コンポーネントと呼ばれ、
Figure 4M はその一般的な考え方を示す。
分割の外周のまわりのプレーン縫い合わせコンポーネントの間隔は、 関係する最大の周波数において (PCB の誘電体の k を考慮に入れて λ を計算して) λ / 10 を超えないべきである。 従って、例えば FR4 PCB で 1GHz までを管理するためには、 縫い合わせコンポーネントの間隔は 15mm よりも大きいべきではない。
この試作 PCB は最終的な回路とソフトウェアに可能な限り近いべきであり、 (もしそれが既にトレースで行なわれているのでないならば、 それぞれのプレーンを単一の場所で接続するために用いられるゼロ・オーム・リンクを除いて) 縫い合わせコンポーネントを全く取り付けないところから開始し、 信号品質 (アナログ)、シグナル・インテグリティ、そして EMC について試験される。 最終製品に対するような全面的な EMC 試験を適用する必要はない ―― しばしば、普通のラボの作業台上で、近接プローブと、 安価な、あるいは借りもののスペクトラム・アナライザを用いて エミッションを試験することで充分なものとなり得る。 近接プローブの仕組みの詳細は、[15] を参照されたい。
そして、機能性能が向上し、 エミッションが低下する (あるいはイミュニティが向上する) かどうかを見るために、 縫い合わせ用パッドの一部、あるいは全てに 様々な値のコンデンサ (通常は 1〜100nF の範囲) が取り付けられる。 直流での単一のプレーン接続とコンデンサによる縫い合わせは、 [8] で述べた混成シャーシ接続スキームと同様の、 混成プレーン接続スキームと見倣すことができる。 縫い合わせ用パッドのいくつか、あるいは全てにゼロ・オーム・リンクを取り付けることもでき、 もし共振が疑われるのであれば、 その代わりにいくつかの抵抗 (あるいは抵抗‐コンデンサの直列) を試してみる 価値があるかも知れない。
縫い合わせ用コンポーネントの全てが取り付けられていない限り、
関係する最大の周波数における
シグナル・インテグリティとエミッションの適切な管理が
達成されないかも知れないことを心に留めておくべきである。
場合によっては、
いくつかの縫い合わせ用コンポーネントを追加するとエミッションの一部が悪化するが、
さらに追加すると最初の結果よりも良くなるかも知れない。
勿論、油断のない読者は、 可能な縫い合わせの実験の範囲は膨大であることに気付いたことだろう。 ほとんどの設計者は、例えば次のような、少数の明らかな代替案を試すであろう：
そして、彼らは必須の直流でのプレーン接続のみでの最初の実験と比較して どれが最良の結果を与えたかによって、実験を繰り返すであろう。
著者は 0V プレーンを全く分割しないことを好むが、
例えば電気的に分離されたゾーンが１枚の PCB を共有している場合のように、
それが必須であるいくつかの実例がある。
この状況では、その 0V の電気的に分離された領域は、上述の規則に従って、
Figure 4N に示すように
その分割の外周のまわりにばらまかれた多数の小さいコンデンサによって
メインの 0V プレーンに縫い合わされるべきである。
このプレーン分割は、
必要な電気的分離を直流、そして電源周波数やオーディオ周波数において与え、
この縫い合わせ用コンデンサは RF において PCB 全体にわたる
分割されていない 0V プレーンの利益を (可能な限り) 近似する。
この縫い合わせ用コンデンサは、しばしば高電圧タイプである必要がある。
安全が関係する場合には、コンデンサのタイプと値は
通常は EMC 上の理由と同時に安全のためにも選択する必要があるだろう。
いずれにしても、スイッチ・モード電力変換 (例えば DC/DC コンバータ)、あるいは クロックを用いたデジタル回路 (例えばマイクロ・コントローラ) を用いたどのような製品も、 それらが運ぶことが意図されている信号や電源の種類にかかわらず、 そのトレース全てを流れる同相 RF 電流を持つ。 同相電流は EMC 問題の主因であるので、特に示されない限り、 このシリーズで述べられた全ての EMC テクニックは全てのトレースに適用される。
0V プレーンの分割に関しては前の章で述べたが、 0V プレーンは良く考慮された EMC 計画の一部としてのみ分割すべきである。 だが、電源プレーンは往々にして分割されており、 電源プレーン分割を横切らなければならないトレースに対処する最良の方法は、 それらのトレースと電源プレーン層のあいだに 分割されていない 0V プレーンを追加することである。
だが、もしトレースに分割を横切らせなければならないならば、 たとえそれが分割を横切る短絡を生じるとしても、 可能な限り送出経路に物理的に近い還流経路を用意しなければならない。 今日の EMC に関係する周波数においては、分割プレーンを用いることよりも、 還流経路を送出経路に密接に関係付けることの方が遥かに重要である。
EMC を悪化させ過ぎることなくプレーンの分割の目的の維持を助けるためには、
必要な信号に適するように帯域制限されるように、
それぞれの送出と還流の電流経路をフィルタしなければならない
(あるいは、コモン・モード・チョークを取り付ける)。
これは、その分割がその他の周波数で分離を維持することを可能とする。
Figure 4P は分割を横切る送出と還流の経路に取り付けられたフィルタのいくつかの例を示すが、
図を読み易くするために、分割を横切るそれぞれのフィルタの直列要素のみが示されている。
帯域が最大でなければならず、フィルタを使用できないならば、 その還流経路は、隣接する層の、信号トレースの下を中心とする、 信号トレースの少なくとも３倍広いトレース (Figure 4A を参照) でなければならない。 密に結合した差動伝送線路は、プレーン分割の横断に最も影響されにくい。 シングル・エンドの、あるいは差動の線路のために、 その代わりにコプラナー伝送線路を用いることができる。 伝送線路に関するより詳しいことは、このシリーズの第6部を参照されたい。
コモン・モード・チョークは、 送出と還流の電流の経路双方を１つの磁芯の上に同一の方向に巻く。 それらは差動電流 (必要な信号) にはあまり影響を持たないが、 同相電流の経路にインピーダンスを与える。 従って、コモン・モード・チョークは 信号がプレーン分割を横切らなければならない時の使用のために理想的 ――それらは差動信号の送出と還流の電流経路には非常に小さいフィルタ効果を持つ―― であり、分割の目的の維持を助ける。 コモン・モード・チョークは様々なインピーダンスと電流定格のものが入手可能となっており、 最近の開発は USB2 や類似の高速シリアル通信のために適切な種類のものを含む。 残念ながら、コモン・モード・チョークは、最も安いものでも、最も小さいものでもない。
送出と還流の経路のために全ての必要なフィルタやコモン・モード・チョークを設けた後で、
上で述べたように、エミッションやイミュニティをさらに改善できるかどうかを見るために、
「プレーン縫い合わせ」コンポーネントの値、数、種類、そして位置について、
後期試作ボードの実験を行なうべきである。
これらの実験については、これまでの章で既に一通り述べた。
この記事の範囲での HDI 技術の EMC 上の利点は、 開口が非常に少ない基準プレーンを含む、 非常に密な PCB を作ることが可能なことである。 これらのプレーンは、THP PCB 技術を用いて達成できていたものよりも遥かに良く、 理想的な分割されていない銅のシートを近似する。
その高性能で開口のないプレーンを作る能力のため、 HDI 技術は既に携帯電話、強力なコンピュータ、そして通信製品に使用されている。 IC の加工寸法が縮小を続け、PCB 上のコンポーネント密度が上昇を続けると、 HDI PCB はより広範に必要となるであろう。 そのマイクロ・ビアは PCB を貫通して穿孔されたビアよりも頑丈であるため、 HDI は高信頼製品のために用いられている。 HDI 技術は必要な PCB 面積の 40% の低減、レイヤの数の 33% の低減を達成することができ、 設計がより容易である [16]。
これが言及された時の通常の不平は、PCB がよりコストを要するであろうというものである ―― だが、著者は、両面 PCB が最初に提案された時に、そして THP が開発された時に、 そして４層 PCB が必要となった時に、そして４層がもはや充分ではなくなった時に、 同じ不平が出されたことを憶えている。
今や世界の PCB 生産の 50% 以上が６層以上を用いており、 これは数年前の同等の製品 ――より単純な PCB 技術を用いた―― よりも安価な パーソナル・コンピュータや携帯電話に用いられている。 従って、新しい PCB 技術の高コストについて誰かが不平を述べるとしても、 それらは通常は無視すべきである。 IC とそのパッケージングの発展に非常に強力に後押しされ、 より強力でより安価な製品を作るために、新しい PCB 技術が継続的に必要とされている。 単にベア・ボードのコストを最小限とするために古い PCB 技術を使い続けることは、 製品の競争力を低下させ得る。 製品の黒字販売価格は、 単純にその BOM に事前に定められたある係数を掛けることによって決定されはしない (より詳しくは、[3] の 1.2章を参照)。
だが、2000年 5月の IPC サーベイは、 HDI PCB を「伝統的」な PCB と同じベア・ボード価格で購入できることを見出した。 従って、妥当な量においては、 もはや HDI PCB に THP のものよりも多く支払う必要はない筈である。 時が進み、PCB 製造業者が HDI 製造装置を償却すると、 疑いなく THP と HDI の損益分岐点はさらに低い量で生じるであろう。
今日、HDI PCB 技術の使用は、組み立てられた PCB のコストを低減し得る (エンクロージャ・シールドやフィルタの要求の低減による総コストの低減を考えなくても)。 1mm 以下のピッチのボール・グリッド・アレー (BGA) が用いられる場合、 あるいはチップ・スケール、テープ・オートメーティッド・ボンディング (TAB)、 もしくはフリップ・チップ・パッケージのデバイスが用いられる時、 シグナル・インテグリティ、EMC、出荷時期、そして低コストのために、 おそらくは HDI が必須となるであろう。
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全面的に遮蔽された PCB アセンブリは 製品の EMC を最低のコストで速やかに達成することを大きく助け ([6] を参照)、 安価な PCB シールド・テクニックの最近の進歩 ([7] を参照) のおかげで それはもはや困難でも高価でもなく、 手での組み立ての段階を追加する必要なしに PCB アセンブリ全体の１回のパスで自動的に半田付けすることを依然として可能とする。
それらが上面と下面の 0V プレーンを作るまで ガード・リング・トレース (上の章を参照) を拡張することで、 PCB の大部分が遮蔽されるであろう。 この究極まで拡張されたガード・リングを、 「ガード・プレーン」と呼んでも良いだろう。 PCB 上のデバイスとその外部ワイヤやケーブルのみが EMC 問題を引き起こすままに残される。
PCB に実装されたシールド・カン、 そして 0V プレーン領域を出るシールドなしケーブルのフィルタは、 いずれもこのシリーズの第2部 [7] で述べた。 シールド・ケーブルは、 0V プレーンや PCB シールド・カンの壁にその全周を接続された、 良いシールド・コネクタを必要とする。 これらのテクニックを「ガード・プレーン」を組み合わせることは、 全面的に遮蔽された PCB アセンブリを作ることを可能とする。
勿論、PCB レイヤの上面と下面の 0V プレーンの面積を最大化することは、 それらを引き回しのために用いることを妨げるであろう。 だが、ガード・プレーンは、その中のコンポーネントがパッドに半田付けされるところ、 そして内部の引き回しのためのレイヤへの接続のための引き出しと ピンの逃げのために必要な短いトレースのところにギャップを持つであろう。
勿論、既に述べたように、プレーン共振を防ぐため、PCB 領域全体にわたって、 (ビア・ウォールやエッジ滅金と同様に) 上面のガード・プレーンの全ての部分は下面のガード・プレーンに、 そしてその他の内部 0V プレーンに、関係する最大の周波数における λ / 10 (λ は PCB 誘電体の k を考慮して計算して) ごとに設けられたビアによって接続されねばならない。 より近いビア間隔はより良い。
Figures 4Q と 4R は、このシリーズでこれまでに述べたテクニックを用いて
全面的に遮蔽された、あるいは部分的に遮蔽された PCB アセンブリの例を示す。
設計者は往々にして、管理者 ――技術的なトレードオフを理解せず、 従って彼らの行動が、生産コストと保証コストを増大させるかも知れないのと同様、 彼らが意図したのとは逆の効果を持ち、 実際にプロジェクトのコストと遅延を増大させ得ることを理解しない―― によるコストや時間の圧力のもとにある。 このトピックについてのより詳しいことは、 このシリーズの第1部 [6]、そして第2部 [7] の最後の章を参照されたい。
[2] Keith Armstrong, "Design Techniques for EMC" (in six parts), http://www.compliance-club.com/KeithArmstrongPortfolio
[3] M K Armstrong, "PCB Design Techniques for Lowest-Cost EMC Compliance: Part 1", IEE Electronics and Communication Engineering Journal, Vol. 11 No. 4 August 1999, pages 185-194
[4] M K Armstrong, "PCB Design Techniques for Lowest-Cost EMC Compliance: Part 2", IEE Electronics and Communication Engineering Journal, Vol. 11 No. 5 October 1999, pages 219-226
[5] "EMC and Electrical Safety Design Manuals",
a set of four volumes edited by Keith Armstrong and published by York EMC Services Ltd.,
2002, ISBN 1-902009-07-X, sales@yorkemc.co.uk, phone: +44 (0)1904 434 440.
Volume 1 - What is EMC? ISBN 1-902009-05-3
Volume 2 - EMC Design Techniques - Part 1 ISBN 1-902009-06-1
Volume 3 - EMC Design Techniques - Part 2 ISBN 1-902009-07-X
Volume 4 - Safety of Electrical Equipment ISBN 1-902009-08-8
[6] Keith Armstrong, "Advanced PCB Design and Layout for EMC - Part 1: Saving Time and Cost Overall", EMC & Compliance Journal, March 2004, pp 31-40, http://www.compliance-club.com.
[7] Keith Armstrong, "Advanced PCB Design and Layout for EMC - Part 2: Segregation and interface suppression ", EMC & Compliance Journal, May 2004, pp32-42, http://www.compliance-club.com.
[8] Keith Armstrong, "Advanced PCB Design and Layout for EMC - Part 3: PCB-to-Chassis Bonding", EMC & Compliance Journal, July 2004, pp 34-43, http://www.compliance-club.com.
[9] A. J. G. Swainson, "Radiated Emission, Susceptibility and Crosstalk Control on Ground Plane Printed Circuit Boards", IEE Seventh International Conference on Electromagnetic Compatibility, 1990, 28-31 Aug 1990, York, UK, pp 37-41, sales@iee.org.uk.
[10] David M. Hockanson, James L. Drewniak, Todd H. Hubing, et al, "Quantifying EMI Resulting from Finite-Impedance Reference Planes", IEE Transactions on Electromagnetic Compatibility, Vol 39, No.4, November 1997, pp 286-297.
[11] Robert F. German, Henry W. Ott, Clayton R. Paul, "Effect of an Image Plane on Printed Circuit Board Radiation", IEEE 1990 Symposium on EMC, Washington, August 21-23, pp 284-291.
[12] T.P.Jarvis and I.R.Marriott, "Improving the immunity of sensitive analogue electronics", UK EMC Journal, Feb 1997 (now called the EMC & Compliance Journal, at: http://www.compliance-club.com).
[13] T.P.Jarvis, "No More Rat-a-Tat-Tats: Designing Telephone Equipment for Immunity", Compliance Engineering Magazine, Nov 2001, http://www.ce-mag.com.
[14] Jun So Pak et al, "Coupling of Through-Hole Signal Via to Power/Ground Resonance and Excitation of Edge Radiation in Multi-Layer PCB", IEEE Symposium on EMC, Boston, August 18-22 2003, Proceedings pp 231-235, ISBN 0 7803-7835-0 (softback) or 0 7803 7836-9 (CD-ROM).
[15] Tim Williams and Keith Armstrong, "EMC Testing - Part 1: Radiated Emissions ", EMC & Compliance Journal February 2001, pp 27-39, available at: http://www.compliance-club.com/KeithArmstrongPortfolio.
[16] Happy Holden, "HDI's Beneficial Influence on High-Frequency Signal Integrity, Parts 1 and 2", available from Mentor Graphics at http://www.mentor.com/pads/techpapers.
[17] IPC-2315, "Design Guide for High Density Interconnects & Microvias", and a number of other standards and guides on HDI, Build-up, and Microvia PCB technology can be purchased on-line from the Institute of Printed Circuits at www.ipc.org.
I would like to reference all of the academic studies and other papers that back-up the practical techniques described here, but the reference list would take longer to write than this series! However, I must mention the papers presented at the annual IEEE International EMC Symposia organised by the IEEE's EMC Society (http://www.ewh.ieee.org/soc/emcs), especially the dozens of wonderful papers by Todd Hubing's staff and students at the University of Missoura-Rolla EMC Lab (http://www.emclab.umr.edu), and papers by Bruce Archambeault of IBM and the EMC experts at Sun Microsystems.
Many other contributors to the IEEE EMC Symposia, and other conferences and symposia and private correspondence are far too numerous to be named here, but the following stand out: Tim Williams of Elmac Services, http://www.elmac.co.uk; Mark Montrose of Montrose Compliance Services, http://www.montrosecompliance.com; John Howard, http://www.emcguru.com; Tim Jarvis of RadioCAD, http://www.radiocad.com; Eric Bogatin of Giga-Test Labs, http://www.gigatest.com; and dozens of application notes from National Semiconductor; Rambus Corp.; California Micro Devices; Intel; IBM; Cypress Semiconductor; Xilinx; Sun; Motorola; AVX; X2Y Attenuators; Giga-Test Labs; Ansoft and Flomerics. I apologise to the very many excellent people and companies that I have had to leave out of this list.
Some other useful textbooks are:
[A] Mark I. Montrose, "EMC and the Printed Circuit Board, design, theory, and layout made simple", IEEE Press, 1999, ISBN 0-7803-4703-X
[B] Mark I. Montrose, "Printed Circuit Board Design Techniques for EMC Compliance, Second Edition", IEEE Press, 2000, ISBN 0-7803-5376-5
[C] Howard W Johnson and M Graham, "High Speed Digital Design, a Handbook of Black Magic", Prentice Hall, 1993, ISBN 0-1339-5724-1
[D] Howard W. Johnson, "High Speed Signal Propagation: Advanced Black Magic", Prentice Hall, 2003, ISBN 0-1308-4408-X
これは、Keith Armstrong 氏が EMC+Compliance Journal 上で発表した文書を、 その許諾を得て T. Sato が翻訳したものです。 この翻訳については、原著者らはいかなる責任も持ちません。 これについての意見、質問などは VEF00200@nifty.com (T.Sato) 宛にお送り下さい。
Last update: 2005-09-17