グッド EMC 設計テクニックは、アナログとデジタルの双方の回路に対して、
グッド・シグナル・インテグリティ・テクニックである。
これは、その性能が規定に達しないのは誰の失敗であるのかという、
回路、PCB、そしてソフトウェアの設計者の三つ巴の議論の少なさと、
より予測可能なプロジェクト・スケジュールとを意味する。
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翻訳: T. Sato
これらの PCB テクニックは、以下のことが望ましい場合に有用である：
このシリーズでカバーするトピックは：
同じ著者による 1999年 の EMC & Compliance Journal の以前のシリーズ、 「Design Techniques for EMC」は PCB の設計とレイアウトに関する章 [1] を含んでいたが、 EMC のための最も基本的な PCB テクニック ――それらがどれだけ単純であるかとは無関係に、全ての PCB が従うべきもの―― をカバーしただけである。 このシリーズはウェブ上に掲載され、 このウェブ版はこれまでのあいだに著しく改善された [2]。 この著者による他の記事 (例えば [3] [4]) も EMC のための基本的な PCB テクニックを扱っている。 このシリーズは、これらの記事の基本的な設計情報を繰り返しはしない ―― それは、その上に構築される。
上述の記事と同様、このシリーズはこれらのテクニックがなぜ働くかには煩わされず、 単にそれらのテクニックとそれらがどのような時に適当であるかを述べるであろう。 だが、これらのテクニックは世界中の様々な設計者によって実際上良く証明されており、 それらが働く理由は学界では理解されているので、信頼して使用することができる。 このシリーズで述べられるそれほど証明されていないテクニックは少数であり、 これはそれが適当であれば明記されるであろう。
グッド EMC テクニックの使用を妨げるのは、 PCB レイアウト部門の管理者であることもある ―― 通常は製品生産コストが増加するであろうと主張するが、往々にして、 実際には既存の PCB 設計規則とベア・ボード製造業者に慣れていて 変更の労力を費したくないことによる。
この章は、そのような管理アプローチが、 どのような種類の、またどれだけの量の電子製品の設計と生産の成功のためにも 今日実際に必要なものの、全く対極にあることを示す。
PCB は、最初に考案されて以来、絶えずよりハイテクで高価なものとなり続けており、 今後ものその方向に進むことであろう。 数年以内に、８層以上のマイクロビア PCB と埋め込みコンデンサが基本となるであろう。 今日では、それが全ての人々にとっての厳しい競争社会であり、 PCB テクノロジーを追わない企業はその塵の中に取り残されることであろう。
著者は、当初は、1980年代の 10年の期間と３つの企業にわたって、 強力なデジタル処理、敏感なハイ・スペックのアナログ回路、そして スイッチ・モード電力変換器が同一のエンクロージャを共有することを可能とするために、 [1]〜[4] で述べた PCB 設計テクニックを発展させた。 設計の 10回以上の繰り返しを必要としていたプロジェクトが、 最初の PCB プロトタイプでその性能規定に適合するために これらのテクニックを使用することができた。 1990年代に、これらのテクニックが、高性能のエンクロージャ・シールドを用いずに、 時にはシールドを一切用いずに、 EMC 指令試験規格への優れた適合も達成することがわかった。
グッド EMC 設計テクニックは、アナログとデジタルの双方の回路に対して、
グッド・シグナル・インテグリティ・テクニックである。
これは、その性能が規定に達しないのは誰の失敗であるのかという、
回路、PCB、そしてソフトウェアの設計者の三つ巴の議論の少なさと、
より予測可能なプロジェクト・スケジュールとを意味する。
だが、ここで述べる高度な PCB テクニックは言うに及ばず、 まだ [1]〜[4] で述べたテクニックを使用していない非常に多くの企業がある。 これは、プロジェクトの進行に伴って設計変更の真のコストが急激に増加することに 彼らが気付かないためであろう。 人々は、プロジェクトがどの段階にあっても同一である 変更の見掛け上のコスト (費された時間、もう１枚のプロトタイプ PCB、など) を見る傾向にあるだけであるが、 Figure 1A はプロジェクトのスケジュールのあいだに 変更の実際のコストがどれだけ変化するかの概念を与える。
勿論、設計の繰り返しが市場投入の遅延を引き起こしたならば、 その修正のコストは天文学的なものとなり得る。 この問題は、今はほとんど全ての応用分野で経験されるようになっている 非常に短い製品ライフタイムのために、10年前にそうであったよりも重要となっている。 携帯電話やコンピュータ産業の一部は既に 90日以下の製品ライフタイムを持っているが、 ごく普通の製品や機器についてさえも、 出荷の６ヵ月の遅延が、そのプロジェクトへの投資の損失とともに、 市場の完全な喪失を意味し得る可能性が増加している。 一部のデット・ファイナンス (debt-financed) をしている企業にとっては、 出荷の遅れによって引き起こされる出資者の信頼の喪失はその企業の消滅をもたらし得る。
従って、良い PCB の設計とレイアウトのテクニックが
価値のある財務ツール、また競争上の武器であると主張することは、過大な誇張ではない。
以下の「動向」に関する章は、この主張をさらに明確にするであろう。
上の 1.1 はプロジェクトのコストを扱ったが、
PCB 設計とレイアウトのレベルでのグッド EMC テクニックの使用によって
生産単価も利益を得る。
一般的な親指の法則は、生産における EMC の管理のための真のコストは、 組み立てのレベルが上がるごとに 10倍になるというものである。 従って、EMC の管理のための最小コストの場所は、IC や半導体の設計である。 PCB のレベルで同一の EMC 性能を達成することは、 それが IC 内で行なえた場合の 10倍程度のコストを要する。 そして、Figure 1B に示すように、 もし製品のエンクロージャのレベルで実施されたならば、 同一の EMC 性能を達成する真のコストはさらに 10倍高いものとなる。
IC の EMC 特性に彼らが望むであろうだけの管理を行なえる設計者は少数である。 大半は、EMC を管理することが全くできない (実際、それらの一部は、EMC 問題を最大とするように設計されているように見える)、 市販の IC を使用せざるを得ない。 PFGA 設計者、そして特に ASIC 設計者は、 それらのデバイスの EMC 特性のより大きな管理が可能である ―― だが、そうであっても、現在の技術が達成できることには限界がある。
だが、このシリーズの以降のパートで示すように、 EMC の全ての側面 (直撃雷を除く) をPCB のレベル ――IC 設計テクニックより後の最小コストの解決―― で完全に制御することが可能である。
あまりにも多くの企業における共通のプロジェクト管理感覚は、 最小コストのコンポーネントで作られた製品が最も収益性が高いであろうというものである。 従って、設計者は彼らの回路と PCB を 可能な最小の「BOM コスト」 (BOM ＝ 材料費) で達成するように制約され、 これは設計者がそれらが必須であると証明できないために 様々なグッド EMC 設計テクニック (例えば、８層以上の PCB のような) が許容されないことを意味する。 (これは、Challenger スペース・シャトルの失敗を直接もたらしたその管理テクニック ――技術者達が彼らの上司に ブースターの O リング・シールが打ち上げ場の低温で駄目になるということを 証明することができなかった―― そのものである。)
この管理哲学は、EMC 対策はプロジェクトの最後 ――何が実際に必要なのかがわかった時―― に「ボルト止め」しておくのが最良であるという考えをもたらす。 だが、これらの EMC 対策は PCB レベルで実現された場合のコストの 10倍程度のユニット生産コストを持つであろう (Figure 1B を参照)。 そして、全ての種類の現代的な回路ほとんど全ては、 エミッションであれイミュニティであれ (そして将来の全てのもの ―― 後述)、 EMC 問題に煩わされるようになっているので、 「可能な最小の BOM コスト」アプローチの典型的な結果は 全ての製品のユニット生産コストが実際には必要よりも著しく高くなるというものである。
また、プロジェクトの最後近くで EMC 対策を実施することは、 この段階での変更の非常に高いコスト ――1.1、及び Figure 1A を参照―― を被り、 EMC 適合性の達成の問題に伴って、 市場投入が１ヵ月、あるいはそれ以上遅れることも全く珍しくない。 遅れた市場投入は、今日では非常に深刻な商業上、そして財務上の問題であり、 10年前にそうであったよりも遥かにそうである。
この記事は、製品のコストの問題を議論する場所ではない。 だが、非常に僅かな種類の製品 (高性能の PC マザーボードやグラフィック・カード、ある種の専門家用計測器など) を除いては、製品の黒字販売価格は そのコンポーネントの総コストとは全く関係しないということは、 ここで述べておく価値がある。 ある種の特別な応用分野以外では、 製品の BOM コストとその販売価格に直接の関係があると考える全ての人は、 その商売をもっと良く理解する必要がある。
PCB の設計とレイアウトにグッド EMC テクニックを使うことは、
通常は製品内の PCB アセンブリの BOM コストを上げるものの、
通常はユニット生産コストは低減され、より収益性の良い製品を作るであろうと言うことは、
全く誇張ではない。
以下の「トレンド」に関するセクションは、
近い将来、上のセンテンスの「通常」という単語を
「ほとんど常に」に置き換える必要があるであろうことを示す。
また、標準的な放射性エミッション試験は遠方界で測定し、 従って製品からの近傍界エミッションを全く検出しない。 近傍界効果は、浮遊容量と浮遊相互インダクタンスに伴う電気的結合として考えられる。 近傍界は、距離の２乗、あるいは３乗の逆数で低下するので、 3m やそれ以上の距離では全く顕著ではないが、 電子回路の 100mm 以内ではそれらは遠方界から予測できるフィールドよりも ずっと強くなり得る。
ワイヤレス受信機が製品に追加された時 (例えば、GSM、Wi-Fi やその他の IEEE 802.11 の変種、Bluetooth、Zigbee などの データ通信が追加された時)、 受信機のアンテナは製品の 100mm よりも近くにあり、 非常に強いフィールドをピックアップし得る。 製品が放射する周波数が受信する RF 信号と実際に一致する可能性は小さいが、 使用される RF 受信機は完璧な選択性を持たず、そのゲインは非常に高いので、 製品が自分自身のデータ通信に干渉することが往々にしてある。 これは通常はそのワイヤレス・リンクによって達成される通信距離の低下として見られ、 要求の 1/10 よりも短い通信距離も珍しくはない。
多くの製造業者は、 それが標準的なエミッション試験に良いマージンで合格していたとしても、 既存の設計にワイヤレス・データ通信を追加しようとした時に 上の理由による通信距離問題に出会っている。 しばしば、アンテナの周辺の RF フィールドを低減するために、 非常にコストを要する EMC 変更が必要であることがわかる。 それらは、通常は必要な開発時間と生産コストの双方で高価なものとなる。
このシリーズで述べる PCB EMC テクニックは、 最も容易に、また最小の追加コストで、 良好な通信距離のワイヤレス・データ通信を追加することを助けるであろう。
これは、内蔵アンテナが必要な場合に、特にそうである。 内蔵アンテナを持つ製品は、 シールドのためにその外部エンクロージャを使用することはできず、 このシリーズの第２部で述べるように PCB レベルのシールドを用いなければならない。
だが、これらの最高の技術水準 (少なくとも執筆の時点では) のシリコン・プロセスは さらなるレベルの周波数の高速化と関係しており、 またチップ・オン・ボードとチップ・スケール・パッケージ (それらはリード・フレームを持たない) はより小さな相互接続インダクタンスを持ち、 それらの IC のシリコン・チップのより高い周波数のノイズの PCB 導体への「漏洩」を可能とし、 それはそこでより効率的な「偶発的アンテナ」を見出す。
これらの新しくて非常に望ましいテクノロジーのより高いレベルでより高い周波数は
シグナル・インテグリティ の問題を引き起こし、
これらの IC が典型的には DC 5V よりも低い電源 (1.8V は珍しくない) で動作するために
それらの論理閾値が低くなり、干渉に影響され易くなるという事実によって、状況は悪化する。
Figure 1C は、PCB の既存の設計における許容できるノイズ・レベルが、 IC がその他の点では同一のより低い電源電圧で動作する同等品に置き換えられた場合に 信頼できないデジタル動作を引き起こし得る、 シグナル・インテグリティ問題を引き起こすこの問題の例を示す。 既存の設計を低電圧 IC を用いるように転換することがいかに困難になり得るかに、 多くの設計者が驚かされている。
このシリーズで述べる EMC テクニックは、往々にして、 これらの種類の IC や IC パッケージが ある程度の信頼性を持って機能できるようにするための、 シグナル・インテグリティの理由のためにも必要となる
これらの IC が用いられた時、EMC 適合試験に合格するためには、
このシリーズで述べられる全てのテクニックに加えて
エンクロージャ全体のシールドが必要となるかも知れない。
だが、これらの PCB EMC テクニックが全面的に用いられたならば、
必要なエンクロージャ・レベルのシールド (そしてフィルタ) の性能規定は
ずっと低くなり、その製品の生産コストを低くするであろう。
このシリーズで述べられる PCB テクニックは、 強力な DSP のシグナル・インテグリティと EMC 適合の双方に 最も容易で最小コストの方法で対処することを助ける。
1990年代初期、著者は、 小さい PCB 上の LM324 に少し付け足した程度のある製品を、 EMC 指令の産業環境のための一般イミュニティ規格、EN 50082-2:1995 (今は EN 61000-6-2 で置き換えられている) のもとでの RF に対するイミュニティについて試験し、 500MHz に曝された時よりも 1GHz に曝された時の方が ずっと高い誤差を与えることに気付いた。 著者は、多くのアナログのみの製品のイミュニティを試験したが、 それら全ては、それらの回路設計、PCB、及びエンクロージャに 基本的には [2] の６部全てで述べた EMC 対策手段を適用することによって修正するまで、 数百 MHz までで著しい問題を示した。
その汚染が携帯電話のような外部デバイスから来るものであれ、 スイッチ・モード電力変換器やデジタル処理のような内部デバイスから来るものであれ、 今は全てのアナログ電子回路は 少なくとも 2.5GHz まで人工電磁雑音で非常に汚染された環境の中にあり、 必要な水準のイミュニティ (そして、従ってその信号雑音比) を、最も容易、 かつ最小のコストで達成するために、PCB EMC テクニックが必要となっている。
それを見るもう１つの方法は、PCB のトレースとプレーンが 「集中」定数 (例えば、ミリオーム、ピコファラッド、ナノヘンリー) の代わりに 共振伝送線路として振る舞い始めるほど、 信号エッジの伝搬時間と比較して PCB 寸法が大きいと言うことである。
電磁的伝搬の速度は自然の法則によって制限され、
FR4 PCB においてはそれは 3×108 m/s の自由空間速度のおおよそ 50%、
すなわち 660 ns/m (2 ns/ft) である。
従って、我々は信号のそれぞれの立ち上りや立ち下がりのエッジに
ミリメートルやインチの「エッジ長」を関連付けられる。
すなわち、1ns エッジは、FR4 PCB ではおおよそ 75mm (3インチ) の「エッジ長」を持つ。
その親指の法則は、エッジ長が PCB の最長の寸法の 3倍よりも短い場合には、 通常は PCB を伝送線路テクニックを用いて設計することが必要であるというものである。 従って、150mm (6インチ) の最長寸法を持つ PCB については、 我々は 3ns 以下のエッジ速度を「高速」と分類するであろう。 Figure 1D は、この関係を示す。
上のものは、非常に直截的
――我々がしなければならないことは、
高度な PCB テクニックを使う必要があるかどうかを調べるために、
デバイスのデータ・シートの立ち上がりと立ち下がりの時間を見ることだけである――
に聞こえる。
だが、いつもながら、現実はそれほど親切ではない
―― Figure 1D が実際の遷移時間を参照していることに注意されたい。
立ち上がりと立ち下がりの時間は、
IC によってはデータ・シートで与えられてさえおらず、
いずれにしてもそれらは最大値を規定するだけである。
現実で経験される実際の遷移時間は
データ・シートで規定されたものよりも大幅に小さくなり得るし、
往々にして 1/2 から 1/8 のあいだとなるであろう。
これは、半導体製造業者が、
「ダイ・シュリンク」を行なう度にデータ・シートを更新する出費なしに、
より多くのチップをウェハ上に詰め込み、生産を向上し、より多くの金を稼ぐために
そのシリコン・プロセスを縮小することを可能とする。
6ns と規定された最大立ち上がり／立ち下がり時間を持つ古いグルー・ロジック・デバイスは、
今は、それを歓迎した設計者達に最初にもたらされた時よりも
10倍小さいシリコン・プロセスを用いて作られているかも知れず、
1ns 以下でスイッチするかも知れない。
USA の国民総生産の 30% が、Moore の法則に従った
シリコン加工寸法の年毎の縮小に依存しているという推測があるので、
全てのデバイスが「高速」になり、
全ての PCB がトレースやプレーンの伝送線路動作に全面的に留意する
高度なテクニックを用いて設計されることを必要とするまで、
それほど長いことはないと考えることができる。
Figure 1E は基本的な HCMOS グルー・ロジック IC からのノイズ放射を測定したものを示し、 これはそのデータ・シート仕様から予期されるものを大きく超える周波数を その出力と電源のピンに生じていることを示す。
もう１つの問題は、多くの VLSI IC は、 その出力ドライバよりもずっと小さいデバイスを用い、 全体のシステム・クロックよりもずっと高い周波数で動作し、 より早い信号エッジを持つ、「コア・ロジック」プロセスを持つことである。 これらは、PCB の 0V と電源配電システムへのトランジェント信号の注入 (しばしば、「グランド・バウンス (ground bounce)」、 及び「レール・コラプス (rail collapse)」と呼ばれる) を、また全ての I/O 上の同相雑音を引き起こす。 これらの電源トランジェントや同相雑音のエッジ速度は、 最大寸法が 5mm に過ぎない PCB についても我々が「高速」と分類するであろう、 100ピコ秒以下となり得る。
アナログ回路については、「エッジ速度が PCB の最大寸法の 1/3」の親指の規則は 「関係する最大の周波数における波長の 10倍」の規則になり、 通常は λMIN / 10 (関係する最小の波長 λ は関係する最大の周波数に関連するので) と書かれる。
問題となる波長は PCB 内で生じるものであり、
PCB 内での遅い伝搬速度 (空気中での速度の約 50%) のため、
それは同一の周波数の空気中での波長よりもおおよそ 50% 短いことに注意されたい。
このため、設計者によっては、λMIN / 10 のガイドの代わりに、
その波長を PCB 上ではなく空気中の信号として計算した
λMIN / 20 の親指の法則を使うことを好む。
関係する最大の周波数と PCB 寸法のあいだの関係は、
Figure 1D にも示されている。
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IC のトレンドは、より高い動作速度、複雑さの増大 (IC ごとにより多くのトランジスタ)、 ウェハ生産の改善、そしてそれぞれの「チップ」を作るコストによって動かされている。 これらの目的全ては、より進んだ製品をより低いコストで、 そして以前には不可能であった市場に向けてさえも 作り出すように電子産業を動かしているものであり、 それらはいずれもシリコン・ウェハ上の加工寸法を縮小することによって達成されている。
達成された最高水準のシリコン加工寸法 (執筆の時点で) は 0.13ミクロン (130nm) であり、 いくつもの企業が 90nm プロセスを開発中であり、65nm の研究が進んでいる。 いくつかの半導体企業は既に 90nm や 65nm の製品を生産していると主張しているが、 これらのプロセスはまだ広範に用いられるのに充分に発展していない。 より小さい加工寸法へ向けた止めることができないトレンドがあり、 これは電子技術の将来の応用のための非常に良いニュースである。
だが、このシリコン高度技術の全ては、 EMC とシグナル・インテグリティに対して不可避なマイナス面を持つ。 加工寸法の縮小の EMC への影響は、以下のものを含む：
エミッションの増大は、より小さいシリコン加工寸法が以下のことを意味するためである：
ここで重要なのはクロック周波数ではないことに気付くことが重要である
―― 重要なのはスイッチング遷移時間である。
クロック周波数が上がらないとしても、
より微細なシリコン・プロセスを使用することはエミッションを著しく増加させる。
Figure 1H は、100MHz クロックの高調波に対する
スイッチング・エッジ速度の変更の影響を示す。
シリコン加工寸法の縮小の問題は、VLSI や高速のデバイスのみではなく、 「グルー・ロジック」を含む全てのデジタル IC に適用される。 それは、ある種のアナログ IC にも適用される。 IC は、単に半導体企業がより多くの金を稼ぐための シリコン・ウェハからの収穫の改善のために 縮小を続ける加工寸法を用いるシリコン製造プロセスを使用して作られる
同一の古いデバイスを買うことでさえも製造業者を「ダイ・シュリンク」から保護せず、
新しいロットの IC は以前に EMC 適合であった製品を不適合とし、
あるいはシグナル・インテグリティを損なうことによってその動作を信頼できなくさえし得る。
彼らの株主のためにより多くの金を稼ぐという半導体企業のニーズは、
彼らの既存の製品ポートフォリオを再設計しなければならなくすることによって
彼らの顧客の一部に何百万ドルものコストを費させていることが知られている。
勿論、あなたの既存の製品全ての再設計に忙殺されているあいだ、
あなたは新しいものの設計のために残す資源を持たず、
これは製造企業にとって最も深刻な財務的影響を持ち得る。
設計者は、 単に類似のパッケージの同一の種類のデバイスに置き換えることによって引き起こされる シグナル・インテグリティと EMC の問題に、しばしば驚かされている。 ある設計者は、2000年にチップ・スケール IC ――1kHz という非常に低いクロック周波数で動作する―― を使用し、その製品がクロックの百万倍の高調波によって 1GHz でエミッション試験に不合格となったことに気付いて驚かされた。
シリコン・チップそのものよりもほとんど大きくない「チップ・スケール」パッケージは このトレンドの究極の形態であり、 通常はマイクロビア PCB 構造 (このシリーズの第７部を参照) の使用を必要とする。 チップ・スケール・デバイスは小型化の著しい進展を可能とするので、 それらを使用する大きなプレッシャーがあることだろう。
より小さいパッケージは、実際には EMC の改善を助け得るが、 それはプロジェクトの早期で高度な PCB テクニックが適用された場合のみである。
より高い速度に到達するために (そして発熱を抑制するために)
IC や通信はより低い電圧を使用するようになっており、
その結果としての低い論理閾値電圧が引き起こし得る問題は
上の 1.4章と Figure 1C で述べた。
現代的な IC に組み込まれる半導体の数は増え続けているために必要な電力の量は増加し、 従って IC を過熱に伴う故障から守ろうとして、 また (バッテリー電源の製品においては) バッテリー寿命を延ばそうとして、 電源電圧は下げられ続けている。
この結果は、電源がより低いソース・インピーダンスと より高い精度 (より厳しい電圧許容差) を必要とするというものである。 そして、その IC 負荷はさらに高い周波数で動作するので、 それらはその低いソース・インピーダンスをより高い周波数まで維持する必要がある。 Figure 1J は、ここ 10年のあいだに生じたトレンドの例を示す。
そのような高い周波数 (例えば 1200MHz) まででの そのような低電源インピーダンス (例えば 0.4mΩ) の達成は 極めて高度な PCB 設計テクニックを必要とし、 それらはこのシリーズの第４部と第５部で述べる。 Figure 1E に示すように、 IC によってその DC 電源に相当の量のノイズが放出される。 一部の周波数においては、電源ノイズ電流が出力電流よりも高くなる可能性があり、 結果として、往々にして PCB 上の DC 給電系の「偶発的アンテナ」動作が 実際の信号よりも PCB の電磁放射に寄与する。 従って、DC 電源インピーダンスは、重要な EMC の課題である。
シリコンのバンド・ギャップ電圧が 0.6V 前後であるので、
例えば 0.8V 以下まで電源電圧が下がる可能性は低そうであるものの、
勿論、Figure 1J に示したトレンドは続いている。
増加した電力は、より効率が高くより高度な冷却テクニックを必要とし、
使用されている高い周波数のため、
それらが共振構造 (偶発的アンテナ) として振る舞わないように、
熱除去デバイス (例えば放熱器、ヒート・パイプなど) も
EMC のために設計される必要がある。
執筆の時点では、全世界の PCB 生産量の 50% 以上が 6〜12層を使用しており、 4層以下は最も単純な回路のためにのみ使用されている。 全世界の PCB 生産量の 50% 以上は、 伝送線路設計テクニックを用いた「管理されたインピーダンス」も持つ。
PCB の設計とレイアウトは、ハードウェア全てやソフトウェア全てと同様に 製品の機能にとって重要となっている。 PCB 設計者は既に製図屋以上のものとなっているかも知れないが、 後で述べるように、 益々 PCB の実際の設計を電気的仕様に従って行なわなければならなくなっており、 波の伝搬の理解と複雑なフィールド・ソルバを動かす能力を必要とする。
1〜60GHz のあいだの無線スペクトラムの通信のための使用が増えており、 「非意図的送信機」からの保護が必要であるので、 このトレンドのいかなる終わりの兆候もない。 それぞれの車両に 77GHz で動作するレーダーを取り付ける衝突防止システムが、 量産の低価格な自動車に取り付け始められている。 電子機器の設計と生産の将来は極めてエキサイティングであるが、 EMC は真に大きな頭痛となりつつある。
PCB 設計者の望ましいスキル ――EMC は別として、高速 PCB における 現代的なシグナル・インテグリティ問題 (上の 2章を参照) を扱うためだけの―― は、2D と 3D のフィールド・ソルバ (今は PC 上で動作する) への熟練、 そして次のような電気的仕様に適合するように PCB を設計する能力を含む：
プロジェクトの先の段階で シグナル・インテグリティ、及び／もしくは EMC の問題を受けることが判明した時の 物理的な PCB の設計の繰り返しを節減するために (設計／開発サイクルの早期での問題の解決の利益については Figure 1A を参照)、 PCB レイアウトと回路設計のある程度の繰り返し (例えば、その長さのために伝送線路とする必要があることがわかったトレースの終端) が必要となるだろう。
[1]〜[4] やこのシリーズで示されたもののような一般的なガイド (「親指の法則」) は 程度の予測のために非常に早い時期から使用すべきであり、 また計算とコンピュータ上のシミュレータの出力の「健全性確認」のために プロジェクトを通して使用するべきである。
現場の設計技術者が使用できる実際の数式全ては、不正確さをもたらし、 また場合によっては正しくさえないかも知れない、単純化と仮定に基づいている。 結果的に、それらは分析的近似、素早い予測、 そして早期設計トレードオフのために適当なだけである。 だが、PC 上で走るフィールド・ソルバや回路シミュレータのソフトウェア・パッケージを 手回し式加算器の代わりに使うことは容易になっている。
フィールド・ソルバは、それが組み立てられて最初に試験される前に 実際の設計のシグナル・インテグリティを確認するであろう唯一の方法である。 フィールド・ソルバは常により良く低コストなものになっているので、 いずれは、我々は完成した設計の EMC をシミュレートできるようになるであろう ―― だが、執筆の時点では、我々はまだその望ましい状況からは離れた所にいる。
回路シミュレータには２つの主要な流れがある： IRIS [5]、及び SPICE。 IBIS は SPICE よりも容易に複雑さを扱うと主張されており、 より多くの IBIS モデルが存在する。 新しい IC のための IBIS モデルを作ることも、より容易で、より早い。
フィールド・ソルバは、 以下のようなモデル化テクニックに基づいた様々な２次元と３次元の種類を含む：
計算時間を今日のコンピュータ (スーパーコンピュータを含む) で達成可能なものに 低減するために、フィールド・ソルバは有限要素分析の形態を用いる。 それらはシミュレートすべき構造を非常に小さいセルに分割するが、 これはデバイスや回路で発生させられ得る最小の波長よりも小さくなければならない。 その後で、それぞれの小さいセルごとに、 Maxwell の方程式の単純化されたバージョンを解く。 フィールド・ソルバは、目標の特性インピーダンスのための 正確なトレース幅、誘電体厚さ、そしてボードの積層の最適化、 クロストーク、グランド・バウンス、及び レール・コラプスの同定、 そしてその他の多くのシグナル・インテグリティ規定のために使用できる。 ソルバによっては、限定された EMC 分析ツールも持つ。
シグナル・インテグリティよりも EMC 問題の解決を目指したフィールド・ソルバ (例えば [6]) もあるが、執筆の時点では、 それらは最終的な設計の単純化されたバージョンの「what if」調査に限定されており、 以下で述べる仮想設計フローに組み入れることができない。
仮想設計／試験方法論においては、
ワイヤやコネクタを含む能動と受動のデバイスの適切なモデルを用いて、
回路は最初に IBIS や SPICE を用いてシミュレートされる。
回路が正しくシミュレートされたならば、PCB レイアウトにおける論理的誤りを防ぐために、
自動ネットリスト化機能が「鼠の巣」を PCB 設計者のソフトウェアに送る。
回路設計者は、それぞれのネットについての
ノイズ見積り (Figure 1K はノイズ見積りの例を示す) を持ち、
PCB 設計者に以下の電気的要求を伝えるであろう：
PCB 設計者は、 最終生産のための適切なパラメータ (例えば、PCB 誘電率、銅損など) を用いて その PCB の電気的設計基準に適合させるために、 2D や 3D のフィールド・ソルバを用いて PCB の物理構造の重要な部分 (トレース幅、積層など) に「what if」シミュレーションを行ない、 そのレイアウトで最初の合格に達する。
そして、フィールド・ソルバは、そのドラフトの PCB レイアウトの寄生成分 (自己、及び相互インダクタンス、浮遊容量、伝搬時間など) を自動的に抽出し、それらを回路シミュレータに送る。 回路シミュレータは設計者が入力した回路にその PCB の電気特性を追加し、 それがまだ仕様内で機能するかどうかを見るために再シミュレートする。 そして、必要であれば、設計者は その回路が再び正しくシミュレートされるように適切な修正を行なう。
PCB の電気的特性は、「隠れた回路」 ――これは能動や受動の部品の高周波における複雑な挙動 (回路シミュレータに既に入力されている筈である) も含む―― の重要な部分である。 単純な回路における隠れた回路でさえも、典型的な回路図に書かれる回路と比較して、 少なくともより複雑なオーダーとなる。 複雑な回路については、それは２桁以上大きくなり得る。
PCB の電気的パラメータが規定外である時、 往々にして極めて多数のあり得る寄与者がある。 規定を達成するために変えるべきものを見付ける作業は 怖気づくように思えるかも知れないが、「感度分析」が設計者の助けとなる。 回路シミュレータとフィールド・ソルバは複雑な「what if」調査を可能とし、 これらは選択されたパラメータ (例えば、オーバーシュートの高さ、 トレース・インピーダンス、クロストーク、減結合インダクタンス) の、様々な物理的な設計の課題に対する感度を見出すために使用できる。 感度分析は、些細な点に時間を浪費し、過度に厳しい PCB 製造許容差を設定し、 あるいは幾度かの PCB 「トレース・チューニング」の繰り返しを 行なわなければならなくなることの回避を助ける。
仮想設計は、双方の設計者が結果に満足するまで、
回路シミュレータと PCB フィールド・ソルバのあいだで繰り返される。
執筆の時点では典型的な PCB に全面的なソルバ分析を実行するのは時間を要し過ぎるため、
この反復プロセスは、通常は重要な部分にフィールド・ソルバを適用するだけである。
だが、PCB のレイアウトが最初のプロトタイプ生産のためにリリースされる前に、
それはフィールド・ソルバで全面的にシミュレートされ、
回路がまだ正しくシミュレートすることを確認するために
その寄生成分全てが回路シミュレータにフィードバックされる。
ここで、公称の仕様のコンポーネントについて、PCB の最初のプロトタイプが、
誤りがなく、シグナル・インテグリティ問題なしに正しく動作することが、
仮想的に裏付けられる。
勿論、公称通りの仕様を持つデバイスは滅多になく、
全てのデバイス・パラメータは温度によって変化する
(例えば、スイッチング立ち上がり／立ち下がり時間は低温では短くなる)。
従って、その設計が量産で許容できる歩留まりを与え、
実際の動作で温度変化に曝された時に充分に信頼できるであろうことを示すために、
回路シミュレータは、その最終設計に対して、
コンポーネントの許容差に対するモンテ・カルロ分析やパラメトリック・スイープを、
そしてコンポーネントの温度係数に対する温度分析を行なう。
Figure 1L は、仮想 PCB 設計プロジェクトの流れの例を示す。
上で述べたような仮想設計プロセスは、 実際には、(執筆の時点では) シグナル・インテグリティを確かとし、 信頼性と低い保証コストの達成を支援できるだけである。 それは、(まだ) EMC 適合性を確かとするために用いることはできない。 だが、高周波のシグナル・インテグリティの課題は EMC の課題でもあるので、 この方法論を妥当な EMC 性能を確かとすることを助けるために使用できる。
勿論、これらの回路シミュレータやフィールド・ソルバに対する学習曲線があり、 勿論、３次元属性のみではなくそのコンポーネントの全ての高周波の挙動、 それらの様々なパラメータの許容差、そしてそれらの温度係数を含む モデル・ライブラリを開発する仕事がある。 そして、勿論、サプライヤは最新のバージョンを供給するのが遅いかも知れず、 そのソフトウェアにはバグがあるかも知れず、 かつて我々が望むようにスムースに進んだものはない (マーフィーの法則は、人の努力全てに適用される)。 従って、もし仮想設計を新たなプロジェクトに使用しようとするならば、 ソフトウェアの入手、モデルの作成とスタッフの訓練、 そしてマーフィーの法則の通常の作用を許容するために、 充分な時間を許さなければならない。
上で述べたような仮想設計は、
今は現代的な PC 上で走る比較的使いやすいパッケージで可能である。
勿論、それらは安価ではないが、
特にもしその設計のやり直しがプロジェクトの後の段階で生じ得る場合には、
それらは単一の製品の回路と PCB 全ての１回のやり直しの真のコストとの比較でさえも
非常にリーズナブルである。
出荷の遅れの真のコストと比較すれば、
大抵の企業は最良のシミュレータとフィールド・ソルバ、
それらを走らせるための強力なワークステーション、
そしてそれらを使うスタッフの訓練コースを手に入れられることだろう。
Figure 1A を検討すると、いかなる技術的リスクも プロジェクトのある点を超えて残してはならないことを見ることができる ―― 従って、リスキーな設計上の問題全て (潜在的な「show-stoppers」と呼んでも良い) に対して設計実験的検証が推奨される。 回路のリスキーな部分やそれらの PCB レイアウトは、 プロジェクトのできる限り早期に、物理的に作られ、試験されるべきである。
リスキーな部分の設計を実証するために、 理想的には、インピーダンス・アナライザ、ネットワーク・アナライザ、 そしてタイム・ドメイン反射率計が使用されるであろう。 そして一部の企業は、正にこの目的のために、 何十万ドルもの価値を持つそのような機器、 そして何 GHz までも動作する洗練されたプロービング・デバイスを備えている。
だが、使用可能な機器が、 高速オシロスコープ (適切な高周波プロービング・テクニックと共に)、 ビット誤り率試験器、 そして典型的な電子機器会社で見付かりそうなその他の機器だけであったとしても、 実験用 PCB から多くの有用なリスク低減の情報を得ることができる。 ネットワーク・アナライザのような専門家向け計測器は借りられるが、 それらから有用な結果を得ることは学習曲線を必要とするかも知れない。
現場での信頼性を向上するために、 実験回路は実験用 PCB を強制的に冷却や過熱して試験することができる。 異なった許容差を持つ多様なコンポーネントは大抵は入手できず、 あったとしても、それらを置き換えることは時間を要し過ぎるであろうため、 量産における歩留まりを向上することはより困難である。 だが、個々のデバイスをそれらの予期される環境範囲を大きく超えて (例えば、希少なサンプルの損傷を避けるように注意しながら、-40℃ から +120℃ までで) 冷却や過熱しながら実験回路を試験することは それらのパラメータの一部を広い範囲にわたって変化させ、 量産において良好な歩留まりを達成することを助け得る。
[1] "Design Techniques for EMC - Part 5: PCB Design and Layout", Keith Armstrong, UK EMC Journal, October 1999, pages 5 - 17
[2] "Design Techniques for EMC - Part 5: PCB Design and Layout", Keith Armstrong, http://www.compliance-club.com/KeithArmstrongPortfolio
[3] "PCB Design Techniques for Lowest-Cost EMC Compliance: Part 1" M K Armstrong, IEE Electronics and Communication Engineering Journal, Vol.11 No.4 August 1999, pages 185-194
[4] "PCB Design Techniques for Lowest-Cost EMC Compliance: Part 2" M K Armstrong, IEE Electronics and Communication Engineering Journal, Vol.11 No.5 October 1999, pages 219-226
[5] The Official IBIS Website: http://www.eigroup.org/ibis/ibis.htm
[6] Flo-EMC from Flomerics Ltd, http://www.flomerics.com Ansoft, http://www.ansoft.com/
I would like to reference all of the academic studies that back-up the practical techniques described in this series, but the reference list would take longer to write than the series! But I must mention the papers presented at the annual IEEE International EMC Symposia organised by the IEEE's EMC Society (http://www.ewh.ieee.org/soc/emcs), especially the dozens of wonderful papers by Todd Hubing's staff and students at the University of Missoura-Rolla EMC Lab (http://www.emclab.umr.edu), and papers by Bruce Archambeault of IBM and the EMC experts at Sun Microsystems.
Many other contributors to the IEEE EMC Symposia, and other conferences and symposia and private correspondence are far too numerous to be named in a magazine article like this, but the following names stand out: Tim Williams of Elmac Services, http://www.elmac.co.uk; Mark Montrose of Montrose Compliance Services, http://www.montrosecompliance.com; John Howard, http://www.emcguru.com; Tim Jarvis of RadioCAD, http://www.radiocad.com; Eric Bogatin of Giga-Test Labs, http://www.gigatest.com; and dozens of application notes from National Semiconductor; Rambus Corp.; California Micro Devices; Intel; IBM; Cypress Semiconductor; Xilinx; Sun; Motorola; AVX; X2Y Attenuators; Giga-Test Labs; Ansoft and Flomerics. I apologise to all of the excellent people and companies that I have left out.
Some useful textbooks and other references are:
[A] "EMC and the Printed Circuit Board, design, theory, and layout made simple", Mark I. Montrose, IEEE Press, 1999, ISBN 0-7803-4703-X
[B] "Printed Circuit Board Design Techniques for EMC Compliance, Second Edition", Mark I.Montrose, IEEE Press, 2000, ISBN 0-7803-5376-5
[C] "High Speed Digital Design, a Handbook of Black Magic", Howard W Johnson and M Graham, Prentice Hall, 1993, ISBN 0-1339-5724-1
[D] "High Speed Signal Propagation: Advanced Black Magic" Howard W. Johnson, Prentice Hall, 2003, ISBN: 0-1308-4408-X
これは、Keith Armstrong 氏が EMC+Compliance Journal 上で発表した文書を、 その許諾を得て T. Sato が翻訳したものです。 この翻訳については、原著者らはいかなる責任も持ちません。 これについての意見、質問などは VEF00200@nifty.com (T.Sato) 宛にお送り下さい。
Last update: 2005-07-31